(1)雙口SDRAM

　　采用IDT7132芯片作為數據緩沖區，容量2k×8bit，讀寫周期均為20ns。為了避免上位機正在更新某數據區，而與該數據區對應的異步串口要求發送該數據區的情況，在設計中將雙口SDRAM的存儲空間分為兩部分，即上位機可寫訪問的一級緩沖區和WB總線處理邏輯可寫訪問的二級緩沖區。對應36通路，一級和二級緩沖區均分成了72個子區，每路異步串口對應著一級緩沖區內的一對發送子區和接收子區，以及二級緩沖區內的一對發送子區和接收子區。上位機可讀寫一級發送子區，但只能讀一級接收子區;WB總線處理邏輯只能讀一級發送子區，可讀寫一級接收子區和二級所有子區。

　　(2)FPGA芯片

　　FPGA芯片為串口板核心器件，選用XC3S2000-4 FG456芯片，I/O口速度達到5ns。

　　①WB片內總線
　　即WISHBONE片內總線，是一種應用普遍的、具有靈活性的IP核互聯接口。

　　②異步收發器
　　異步收發器為IP軟核，來源于opencores開源組織，支持WISHBONE接口，與通用異步收發器兼容，每個可實現一路全雙工異步串口通訊。

　　③雙口SDRAM總線接口邏輯
　　片內有兩個獨立的雙口SDRAM總線接口邏輯，分別實現了雙口SDRAM與WISHBONE總線和LOCAL總線的邏輯連接。

　　④LOCAL總線寄存器區
　　為了方便上位機對各異步串口獨立靈活配置、全面監控工作狀態，必須設置可供上位機訪問的若干配置寄存器和狀態寄存器， 而且LOCAL總線寄存器區邏輯是上位機與片內WB總線處理邏輯之間的通訊橋梁。

　　⑤地址譯碼邏輯
　　片內有兩個獨立的地址譯碼邏輯，分別根據LOCAL總線地址和WISHBONE總線地址，片選總線從邏輯。

　　⑥串口接收濾波邏輯
　　片內36個獨立的串口接收濾波邏輯，每個對應一路異步收發器的接收端，可濾除正負跳變寬度小于1ms的毛刺，但會造成1ms的信號延遲。

　　⑦WB總線處理邏輯
　　即WISHBONE總線狀態機，實現了訪問WISHBONE總線、數據處理、數據存儲和各串口通訊協議的功能。主要任務是根據上位機設置的LOCAL總線配置寄存器區，設置各異步收發器的工作模式，接收串口數據，遵循通訊協議，發送串口數據，完成一級、二級緩沖區數據更新或復制，并將各串口通道的工作狀態標識到LOCAL總線狀態寄存器區，供上位機查詢。

　　2.2.2 處理流程

　　如果上位機請求更新一級緩沖區的某子區，上位機查詢“FPGA訪問雙口SDRAM一級緩沖區標志”，若為真，則等待;否則置位“上位機訪問雙口SDRAM一級緩沖區標志”，更新一級緩沖區的發送子區，完畢后復位“上位機訪問雙口SDRAM一級緩沖區標志”，產生“更新二級緩沖區的中斷請求”。WB總線處理邏輯響應該中斷，查詢“上位機訪問雙口SDRAM一級緩沖區標志”，若為真，則等待;否則置位“FPGA訪問雙口SDRAM一級緩沖區標志”，讀訪問一級緩沖區的相應發送子區，并存入二級緩沖區的相應發送子區，完畢后復位“FPGA訪問雙口SDRAM一級緩沖區標志”。在WB總線處理邏輯更新二級緩沖區期間，暫不響應異步串口交易中斷。

　　如果某異步收發器存在接收發送任務，即串口交易中斷請求存在，WB總線處理邏輯讀訪問該異步收發器的中斷狀態寄存器，如果是發送中斷，繼續發送下一字節，并退出，循環直至發送幀結束;如果是接收中斷，讀訪問接收數據寄存器，并將數據存入二級緩沖區對應接收子區。每接收一個字節后，延遲半位，未出現新的接收數據中斷，則認為已收到完整數據幀。隨后設置“二級緩沖區接收子區覆蓋一級緩沖區接收子區”中斷請求。如果上位機未訪問一級緩沖區，則WB總線處理邏輯響應上述中斷，執行二級至一級的某接收子區“數據復制”，任務結束后，清相應中斷;如果上位機正在訪問一級緩沖區，則等待時機再復制數據。