對AD9852內部控制寄存器可以進行并口或串口的讀寫操作。因為AD9852的串口傳輸速率最大僅為10MHz，而并口傳輸速率可達高達100MHz，為了提高DSP對AD9852的控制速度，本系統采用了并行接口方式，三片AD9852的8位數據總線同時占用DSP數據總線的D0～D7位，它們的6位地址總線同時點用DSP地址總線的A2～A7位。由于AD9852器件沒有片選輸入信號。需要利用DSP的寫信號/AWR、片選信號/CE0和高位地址數據線的第A21～A20位，并由EPLD對其進行譯碼要成WRB NO.1、WRB NO.2和WRB NO.3寫信號，分別控制三片AD9852器件的寫信號WRB，該寫信號負責把數據總線上的數據寫入到AD9852的I/O緩沖寄存器中數據總線上數據寫入到AD9852的I/O緩沖寄存器中進行緩存，這樣就實現了片選不同AD9852芯片目的。

　　TMS320C6701還控制EPLD產生三片AD9852需要的復位信號RESET和外部更新時鐘EXT I/O UPDATECLK。為了使三片AD9852和EPLD之間系統時鐘同步，它們的外部參考時鐘REFCLK由同一個50MHz的溫補晶振提供。[next]

　　3 三片AD9852同步工作的關鍵技術

　　為了實現三片AD9852輸出信號波形相位同步，必須保證所有的AD9852芯片在同一個系統時鐘節拍下工作，每個AD9852的系統時鐘之間的相位誤差應該最大不超過一個周期。AD9852內部系統時鐘形成原理圖如圖2所示。AD9852有關分或單端兩種參考時鐘形式，它們既可以直接形成系統時鐘，又可以通過參考時鐘倍頻器倍頻后形成系統時鐘，選擇哪種參考時鐘和是否通過參考時鐘倍頻器倍頻可由用戶根據需要自行設置；異步的外部更新時鐘經過邊沿檢測電路后與系統時鐘同步，形成上升沿，觸內部控制寄存器更新內容。從上述分析中可以看出，只有三處AD9852芯片參考時鐘同步，才能避免它們系統時鐘彼此之間不同步。下面介紹影響三片AD9852芯片同步工作的幾個關鍵信號。

　　3.1 參考時鐘信號

　　實現多片AD9852芯片同步的首要要求是每個AD9852的輸入參考時鐘之間必須有最小的相位差。本系統要求用一個時鐘信號源產生四路相干時鐘分別分配給EPLD和三片AD9852，這給保證時鐘信號的驅動能力和信號完整性帶來了難度。本系統的解決辦法是將溫補晶振產生的信號首先傳送到一個零延遲時鐘驅動芯片CY2305的輸入端，再由該芯片輸出四路同步時鐘信號，其中一路時鐘直接供給EPLD，其它三路時鐘分別輸入給三個MAX9371芯片，此芯片把輸入的單端LVTTL電平時鐘轉化成差分LVPECL電平時鐘后，再分別輸入給三片AD9852芯片。為了使輸入到每個AD9852的參考時鐘信號的延遲時間保持一致，需要采用蛇形差分對的走線方法精心布線，使參考時鐘PCB走線距離相同。本系統AD9852的參考時鐘之所以采用差分輸入模式，是因為它不僅可以抑制時鐘信號上的共模噪聲，而且它還具有最小的率和更短的上升和下降時間（小于1ns）。

　　3.2 更新時鐘信號

　　在對AD9852進行控制編程時，寫入AD9852的數據首先被緩存在內部的I/O緩沖寄存器中，不會影響到AD9852的工作狀態；只有當AD9852的更新時鐘信號的上升沿到來時，觸發I/O緩沖寄存器把數據傳送給內部控制寄存器以后才改變AD9852的工作狀態。更新時鐘信號的產生有兩種方式，一種是由AD9852芯片內部自動地產生，用戶可以對更新時鐘的頻率進行編程來產生固定周期的內部更新時鐘；另一種是由用戶提供外部更新時鐘，此時AD9852 I/O UD引腳為輸入引腳，由外部控制器提供信號。

　　在同時定改三片AD9852內部的頻率和相痊控制寄存器的過程中，為了防止因數據建立和保持時間的原因而出現編程信息傳輸錯亂，使AD9852的輸出信號失去同步，本系統使用由EPLD提供的同一個外部更新時鐘信號。若使用AD9852內部更新模式，盡管可以簡化系統設計，但因為AD9852內部時鐘頻率較高，會受到AD8952接口速率的限制，使AD9852的控制時序不易控制。對外部更新時鐘信號的PCB布線同參考時鐘的要求一樣，必須使它的上升沿同時到達每片AD9852.