全新 ISE 設計套件配置版本

賽靈思 ISE 設計套件 11.1提供了四種全新的不同配置版本：邏輯版本、嵌入式版本、DSP 版本和系統版本。每種版本都提供完整的設計流程，包括相關工具、針對特定領域和應用的IP，以及參考設計。

除了提供上述四種全新的ISE 設計套件配置版本外，賽靈思還繼續推出 ISE WebPACK?軟件（賽靈思工具流程的限定器件版）、SDK、ChipScope Pro 分析器、EDK和DSP（AccelDSP? 綜合工具和System Generator for DSP），作為獨立的產品供用戶添加到自己的流程中。

邏輯版本

全新邏輯版本是面向RTL設計的完整流程，其特性有助于縮短運行時間，提高存儲器利用率、可用性、精確度，以及優化功耗等，相對于前一版本而言，不僅能將動態功耗降低高達 10%，存儲器利用率提高28%，而且還可將布局和布線編譯時間縮短1/2。

邏輯版本既可作為所有賽靈思設計人員所選版本流程的基礎，也可作為一個獨立的套件，其包括所有賽靈思老客戶熟悉的工具。

邏輯版本包括 ISE Foundation? 軟件、PlanAhead? 設計分析工具、帶Serial I/O工具包的 ChipScope Pro 分析器、ISE Simulator 以及 CORE Generator? 工具 IP。

邏輯版本：創建設計方案

在邏輯版本流程中，用戶可在 ISE Foundation 中打開 ISE Project Navigator以啟動項目。利用該工具，用戶可啟動 CORE Generator 界面并選擇最適合設計需要的 IP 核。隨后用戶可用 Project Navigator 中的 HDL 編輯器來編寫設計方案的 HDL 表示。CORE Generator 軟件包括數百個針對專門領域和應用的內核，允許用戶快速將預定義的功能添加到設計方案中，從而集中主要精力創建設計方案的增值部分。在 ISE 設計套件 11.1 工具中，賽靈思針對視頻市場需求增加了新的IP，也為所有賽靈思內核提供了版本數據，使用戶全面監控內核情況。

設計人員隨后可用 ISE 設計套件 軟件中的賽靈思存儲器接口生成器 (MIG) 工具生成適用于賽靈思 FPGA 的存儲器控制器和接口。MIG 工具還可生成未加密的 Verilog 或 VHDL 設計文件、UCF 約束文件、仿真文件和實施腳本文件，以簡化設計流程。在上一版本的 ISE 設計套件 軟件中，MIG 用戶在修改存儲器模塊的引腳分配時必須了解布局、布線和時序限制情況。在 ISE 設計套件 11.1 中，賽靈思對相關工具進行了改進，布局和布線引擎在存儲器接口的引腳分配發生變動時能自動實施設計方案（用戶不必手動改變布局和布線限制）。此外，在將功能集成到設計方案中時，用戶還能獲得 PCIe? 接口內核的可預見時序功能。ISE 設計套件 11.1 工具目前支持 DDR3 SDRAM、DDR2 SDRAM、DDR SDRAM、QDRII SRAM、DDRII SRAM以及RLDRAM II。

用戶選定模塊并創建 HDL 表達后，即可綜合設計方案，執行平面規劃，并前瞻性地進行引腳分配。

針對邏輯綜合，ISE 設計套件 軟件提供了內置的 XST 綜合引擎。在 ISE 設計套件 11.1 中，XST 綜合的運行速度比上一版本平均提高 1.6 倍。

所有 ISE 軟件版本的捆綁（包括 ISE WebPACK 工具）都免費配套提供 PlanAhead 軟件的完整版。PlanAhead 工具是一款功能齊全的設計分析駕駛艙，提供了高級 FPGA 實施管理的關鍵特性，如I/O引腳分配、平面規劃、設計分析和實施等功能。現在，我們可從 Project Navigator 中調用 PlanAhead 工具，執行引腳規劃和平面規劃等工作。此外該工具也可作為獨立的可執行文件使用，提供高級實施和調試功能。

在 ISE 設計套件 11.1 中，用戶能通過 PlanAhead 工具獲得 ChipScope Pro 調試工具內核插入功能，其中包括全新向導功能，能幫助用戶在所有設計方案中方便地插入測試監控邏輯，從而更方便地監控信號，隨后還能通過 ChipScope Pro 工具查找錯誤。

設計人員可用 PlanAhead 軟件的引腳布局功能來進行引腳分配，再將引腳布局信息發送給PCB 設計人員，從而盡早啟動 PCB 開發工作。

邏輯版本用戶還能在設計流程的各個環節利用 PlanAhead 軟件中的 TimeAhead 功能來獲得實施布局和布線估算，了解給定的平面規劃安排對時序預算會產生什么影響。用戶獲得大致的平面規劃后，就能利用實施運行功能。該功能驅動 ISE 軟件的布局和布線引擎創建一種或多種不同設計實施方案，以及嘗試多種不同的布局方案，并最終確定在單元利用率、節能和設計性能等方面表現最出色的布局方案。在布局過程中，用戶可發現出現時序違規的區域，然后對功能和模塊調整修改，優化設計方案，解決時序問題，并快速再次運行實施方案來比較結果。

邏輯版：采用 ISE 設計套件 驗證設計方案

邏輯版還包含廣泛系列的分析與測試工具，可幫助用戶驗證其設計方案的功能性、時序與功耗。

邏輯版針對邏輯仿真提供了 ISim 仿真器。此外也可使用 Mentor Graphics ModelSim Xilinx Edition (MXE-III)、Cadence NCSim 以及 Synopsys VCS 仿真器。在 ISE 11.1 軟件中，ISim的運行速度比此前版本 10.1 (service pack 3) 快 2 倍。ISE 軟件的邏輯版還集成了更快速的SecureIP 仿真模型，能對專用模塊進行建模。此外，ISim 現在還提供了類似于示波器的波形察看器和導航功能，能編寫 Switching Activity Interchange Format (SAIF) 以支持賽靈思 XPower工具的功率估算，同時還能導入和導出用戶波形設置。

邏輯版針對功耗分析提供了 XPower Estimator 和 Analyzer 工具。用戶首先通過輸入頻率、器件利用率以及 I/O 類型等數據完成 XPower Estimator 的數據表單，明確其設計方案的功耗目標。設計方案的放置和布線完成后，用戶可使仿真器生成 VCD 文件，并用 XPower Analyzer 確保設計方案能夠滿足其功耗目標。

在邏輯版中，ChipScope Pro 工具使用戶能直接在其設計方案中插入邏輯分析器、總線分析器以及虛擬 I/O 低規范軟件內核 (Low-profile software core)。用戶插入分析器 IP 后，即可查看嵌入式或軟處理器等所有內部信號或節點，如同使用了外接示波器。

ISE 11.1軟件還提供了 ChipScope Pro Serial I/O 工具套件作為 ISE 設計套件 各版本的標準特性。該工具使用戶能夠設置并調試 Virtex-4 FX、Virtex-5 LXT、Virtex-5 SXT、Virtex-5 FXT 以及 Virtex-5 TXT FPGA 串行 I/O 通道，測量多通道的比特誤差率，在串行 I/O 通道與系統其他部分交互的同時實時調節高速串行收發器參數等。此外，該工具還包含支持所有標準串行 I/O 數據分組的內置模式生成器和模式接收機。

邏輯版：采用 ISE 設計套件 實施設計

邏輯版還包含更高性能的放置與布線引擎。

賽靈思已添加了最新的內置活動估算引擎來實施工具流程，能在設計的實施階段自動識別功耗大的模塊。識別出功耗大的模塊之后，該工具可執行再綜合任務，以便在相關模塊中重新編輯可減少這些模塊中開關元件的邏輯。

此外，賽靈思還在 ISE 軟件中為放置和布線引擎添加了新的功耗降低特性。ISE 11.1 軟件放置器現在可提供最新的時鐘門控特性，在用戶的指導下可采用全局時鐘緩沖器來替代高扇出寄存器時鐘啟用機制，而該特性反過來不僅有助于減小布線電容，而且還能夠最大限度地縮短連線長度，從而使器件的整體動態功耗銳降 10%。

除了低功耗特性之外，ISE 11.1 軟件的放置與布線引擎與 10.1 版本相比運行速度快了 2倍，而 SmartGuide 中的增量實施引擎的運行時間也加快了 2 倍。此外，賽靈思還為 Linux版的放置和布線引擎添加了多線程放置支持，可充分發揮多內核處理器工作站的優勢，從而幫助用戶進一步加速放置與布線的運行時間。

此外，賽靈思還對 ISE 11.1 軟件中的 SmartXplorer 進行了升級，其目前可支持計算中心的各個系統，使設計人員能夠在整個計算主機網絡上的執行多個實施運行。SmartXplorer 支持將實施運行提交給裝入程序共享設備 (LSF) 與 Sun 網格引擎 (SGE) 分布式計算中心來處理，而 PlanAhead 軟件還支持將實施運行提交給多個 Linux 主機來執行，從而可實現并行處理。