圖1：鎖相環在時鐘產生中應用。

鎖相環廣泛應用于時鐘系統設計中，其中包括相位同步以及時鐘倍頻等應用。通常，當芯片工作頻率高于一定頻率時，就需要消除由于芯片內時鐘驅動所引起的片內時鐘與片外時鐘間的相位差，嵌入在芯片內部的PLL可以消除這種時鐘延時。此外，很多芯片控制鏈邏輯需要占空比為50%的時鐘，因此需要一個2倍于此的時鐘源，集成在芯片內部的PLL可以將外部時鐘合成為此時鐘源。

系統集成PLL可以從內部觸發，比從外部觸發更快且更準確，能有效地避免一些與信號完整性相關的問題。系統集成PLL的另一個顯著特點是通過調節位于鎖相環反饋回路中的時鐘樹緩沖區中的參數，鎖相環能夠產生相對于參考輸入時鐘頻率不同倍率的內核時鐘，這種調節能確保芯片和外部接口電路之間快速同步和有效的數據傳輸。

在高性能處理器時鐘系統設計中，通常需要鎖相環產生片上時鐘。本文以一種200MHz的時鐘系統設計為實例介紹一種基于鎖相環的時鐘系統設計，其中輸入參考頻率是25MHz，相位噪聲為-100dBc/Hz@100kHz,壓控振蕩器增益為380MHz/V,工作電壓為5V。仿真和測試結果表明該設計能滿足系統要求。

環路結構

以鎖相環為基礎的時鐘產生結構如圖1所示：外部25MHz的參考時鐘信號或總線時鐘(BusCLK)先進入到一個接收緩沖器，在進入鑒頻鑒相器(PFD)之前要經過一個分頻器，分頻系數為M₁，得到圖1中φ_i，然后與從分頻器M₆來的內部反饋信號Ф_o在PFD中比較，得到誤差信號Ф_e，它將作為電荷泵以及濾波網絡的輸入，用以控制壓控振蕩器(VCO)。VSPACE=12 HSPACE=12 alt="一種基于鎖相環的時鐘系統設計 ">

VCO的輸出先經過M₃分頻，再通過緩沖以后產生系統的主時鐘PClk。同時，主時鐘在進入分頻器M₆之前先通過H樹形時鐘分布網絡，最后返回鑒相器，這樣就形成了整個反饋回路。從平衡的角度來看， PFD的兩個輸入必須在頻率和相位上保持一致，因此所得到的芯片內核時鐘和輸入的總線時鐘的比值f_pclk/f_bus必須與M₆/M₁相等。通過改變M₆以及M₁的值，可以得到輸入時鐘頻率的整數倍或者分數倍值。由于芯片要求時鐘不能出現漂移，所以輸出時鐘占空比以及系統的相位調整能力必須對環境以及工藝參數變化不敏感。VCO的輸出也可以切換到分頻器M₅上，得到的輸出可作為二級高速緩存(L2)的時鐘。同理，f_vco=M₃×f_pclk =M₅×f_L2CLK，二級緩存的輸出頻率也可以通過調整M₃以及M₁來得到理想的值。

環路構成分析

整個環路中包括鑒相器、濾波器、壓控振蕩器、分頻器、共模抑制和鎖定檢測等模塊，以下介紹主要模塊的結構：

1. 鑒相器

數字鑒頻鑒相器產生的輸出信號能夠表達頻率及相位相對超前或者滯后信息，然后送到電荷泵。復位信號到達以后，θ_i的每一個上升沿都觸發“UP”信號，直到θ_o的一個上升沿到達，這樣就結束UP的置位狀態轉入系統復位狀態。同樣，如果θ_o上升沿先于θ_i到達， “DOWN”被置位，直到θ_i的一個上升沿到達，繼而轉入復位狀態。除非兩個輸入相位以及頻率非常接近，即進入所謂的“鑒相死區”，一般脈沖的寬度正比于兩個輸入之間的相差大小。鑒相器結構如圖2所示。

2. 壓控振蕩器

壓控振蕩器是鎖相環中關鍵部件，在實際應用中有很多種結構，圖3是一種常用的結構。其中D延遲單元是整個環路的關鍵部件，選擇單元M負責選擇不同的數據通道。

從圖3中可以看出，整個壓控振蕩器是建立在一個帶有內部延遲單元的環形振蕩器基礎上。與灌電流型以及電流調制型壓控振蕩器相比較，此類差分環形振蕩器非常廣泛地用在芯片時鐘發生電路中，同時內嵌延時單元的壓控振蕩器有相對較低的VCO增益，所以非常適合于差分控制以及信號路徑上電路的實現。實驗表明，具有低增益內嵌延時單元的振蕩器的“抖動”明顯比高增益環小很多，因為在低增益結構中噪聲很容易解耦。振蕩器內嵌延遲環節的工作頻率一般有一定限制，為確保環路單調性，一般上下限之比必須小于2:1，但也可以通過選擇適當的分頻器比例系數，或者在VCO的信號路徑上增加編程能力來有效提高其工作頻率范圍。