以FPGA為核心的邏輯控制模塊的數據采集系統
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1 視頻解碼器SAA7113H
SAA7113H是Philips公司的一種增強型視頻輸入處理器，內部有一系列寄存器，寄存器的讀、寫通過I2C總線完成。包括一個雙通道的模擬預處理電路、可編程靜態增益和自動增益控制電路、時鐘生成電路、數字多標準解碼電路、亮度、對比度、飽和度控制電路和I2C總線控制電路。SAA7113H需外接24．576 MHz晶體，內部鎖相環PLL可輸出27 MHz的時鐘。自動檢測50 Hz和60 Hz的場頻，可在PAL、NTSC兩種制式之間自動轉換。具有4路模擬視頻信號輸入，通過內部寄存器的不同配置可以實現4路信號的轉換；輸入可以是4路CVBS或2路Y／C信號或1路Y／C信號2路CVBS，輸出為標準ITU656 YUV4：2：2格式的VPO數據總線(8-bit)。SAA7113H模擬部分和數字部分采用+3．3V，數字I／O接口兼容+5V。
2 系統總體方案及工作原理
系統選用ALTEra公司的CycloneⅡ系列中的EP2C20Q240C8為系統的硬件平臺，該芯片內部有18752個LE，26個乘法器和4個鎖相環等。視頻解碼芯片采用Philips的SAA7113H。系統主要由SAA7113H圖像采集接口模塊、I2C總線配置模塊、控制模塊、像素存儲模塊、格式轉換模塊和顯示接口模塊組成。設計中利用VHDL語言在QUARTusⅡ下進行編程和調試。系統基本結構如圖1所示。
3 主要模塊功能介紹
3．1 SAA7113H圖像采集接口模塊
該模塊負責視頻圖像的采集并將模擬視頻信號轉換為數字視頻信號，為后面的視頻處理做準備。該模塊與SAA7113H的VPO數據總線、RTS0、RTS1、及LLC相連，RTS0和RTS1分別配置為行同步和場同步信號，只有在這兩個信號同時有效時，輸出數據是有效圖像數據，否則是消隱信號。有效的視頻信號分為奇數場和偶數場，共576行有效數據，其中奇數場有效數據為23～310行，偶數場有效數據為336～623行，其余
為垂直控制信號。
SAA7113H的VP0總線輸出數據的頻率是27 MHz，在每個LLC的上升沿輸出1 Byte有效數據。標準ITU YUV 4：2：2格式視頻信號的每個像素都有各自的亮度分量Y，每兩個相鄰的像素公用一對的色差數據Cb和Cr。在存儲像素數據時，可認為每兩個連續字節表示一個像素，當需要格式轉換或進行其他的處理時，要一次提取兩個相鄰的像素的數據，進行相應處理。其中，每行有數據864個采樣點中有效數據720個，消隱期間數據144個。在完整的一幀圖像數據中第一場的消隱EAV為FF 00 00 BX，第一場消隱SAV為FF 00 00 AX；第一場有效數據SAV為FF 00 00 8X，有效數據EAV為FF 00 00 9X，其他場類推。奇數場有效數據階段的SAV為“FF 00 00 80”，偶數場有效數據階段的SAV為“FF 00 00 C7”。在每個時鐘的上升沿讀取8位數據，當檢測到一行數據的開始標志FF 00 00 XY時，檢測到SAV或EAV信號，提取H、F、V信號。然后開始對圖像數據進行解碼，根據8位數據自帶的信息，判斷該數據是Y、Cb還是Cr，從而得到Y、Cb、Cr各分量。
3．2 I2C總線配置模塊
該模塊通過I2C總線協議對SAA7113H進行配置，時鐘頻率為20 kHz。通過該模塊完成SAA7113H配置。配置模塊如圖2所示。
其中，inICio_conf信號表示啟動對SAA7113H進行配置，高電平有效。clk為時鐘信號。reset為外部復位信號高電平有效。SCL和SDA為SAA7113H配置信號。CONFIGURACION_OK表示解碼芯片配置好以后輸出一個控制信號給控制模塊，以啟動數據采集。
SAA7113H的寄存器地址從00H開始，只有01H～05H前端輸入配置部分，06H～13H、15H～17H解碼部分，40H～60H常規分離數據部分，這些可讀寫，其余為保留地址或只讀寄存器，將需要配置的寄存器數據存在查找表con_data中，并用count表示當前對哪個寄存器配置，配置時逐個寫入寄存器。
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