0 引言

鎖相(Phase Lock)技術是一種相位負反饋頻率控制技術，該技術在鎖定時無剩余頻差，并具有良好的窄帶載波跟蹤性能和帶寬調制跟蹤性能，而且對相位噪聲和雜散也具有很好的抑制作用。因此，通過鎖相頻率合成技術實現的頻率源已在通信、電視等領域得了廣泛應用。本文介紹的ADl公司的ADF4360系列芯片就是用于無線通信射頻系統(GSM，DECT，PCS，WCDMA。DCS)基站和WLAN混頻電路的一款性價比很高，且應用范圍較廣的鎖相芯片。

1 ADF4360_4的性能特點

ADF4360_4豐要由數字鑒相器、電荷泵、R分頻器、A，B計數器及雙模前置P／P+1分頻器等組成。數字鑒相器對R計數器與N計數器的輸出信號進行相位比較，得到一個誤差電壓。14bit可編程參考R分頻器對外部晶振分頻后得到參考頻率。該器件可以通過可編程6位A計數器、13位B計數器及雙模前置分頻器(P／P+1)來共同完成主分頻比N (N=BP+A)。因此，設計時只需外加環路濾波器，并選擇合適的參考值，即可獲得穩定的頻率輸出，其輸出頻率為：
f0=fvco=N (fi／R)
式中，fi為參考頻率，它可由高穩定度晶體振蕩器提供。而其鑒相頻率fr為：
fr=fi／R
其中，fi應小于8 MHz。

ADF4360_4是美國ADI公司生產的的高性能鎖相頻率合成芯片，主要用于無線發射機和接收機中為上下變頻提供本振信號。該器件的主要特點如下：

(1)該合成器的輸出頻率范圍為1450～1750MHz；并可選擇二分頻。選擇二分頻時，可輸出725～875 MHz的頻率信號；
(2)工作電壓為3～3.6 V；
(3)合成器的輸出信號的功率可控制范圍為-13～-4 dbm；
(4)可編程雙模前置分頻器的分頻比為8／9、16／17、32／33等；
(5)能夠進行模擬和數字鎖定檢測；
(6)芯片內部集成又VCO。

ADF4360_4是一款雙模前置分頻型單環頻率合成器，該器件可在不改變頻率分辨率的同時，有效地提高頻率合成器的輸山頻率。
(P+1)／P為高速雙模前置分頻器，其分頻模數為P+1和P，此外，系統中的A為脈沖吞咽可編程計數器；B為主可編程計數器；MC為模控制邏輯電路。

雙模前置分頻器通常只有兩個計數工作模式，但工作時只要一個模控制信號就可以實現簡單的換模計數工作，而不需要采用類似可編程分頻器那樣復雜的預置操作，因而其工作頻率可以做得像固定分頻器那樣高。事實上，雙模前置分頻器可以很好地解決固定前置分頻器提高輸出頻率f0和降低頻率分辨率△f 0的矛盾。

2 ADF4360_4的應用電路

利用鎖相環頻率合成器件設計的本振源能為混頻電路提供良好的本振載波。利用ADF460_4作為混頻器本振源的具體電路。電路中的外部晶振為20 MHz的高穩定度晶體振蕩器。該電路可將來自AP的2.4 GHz信號下變換到950MHz，以供WLAN中的混頻器使用，并最終使信號可以在特定的電纜上傳輸。

本電路用ADF4360_4來產生1.5 GHz的本地振蕩信號(LO)。電路中的晶體振蕩器不僅要給ADF4360_4提供參考頻率，還要給控制ADF4360_4的FPGA芯片提供時鐘。使用時，該晶振應接到ADF4360_4的參考時鐘輸入引腳CLK_ref，且其內部電荷泵輸出引腳CP(ChargePump)與VCO輸出引腳VTUNE之間還應接入環路濾波電路。

一個三階環路濾波電路，在該電路中，PFD的相位檢測頻率fr為200 kHz，相位裕量為φP。由于系統外接的晶體振蕩器的頻率源為20 MHz，所以，可以據此計算出其參考分頻比R為100。事實上，在設計時，可以利用ADI公司提供的ADIsimPLL工具計算出三階環路濾波器的元件參數如下：

R1=9.46 kΩ，C1=173 pF，C2=2.36 nF，R2=19.3 kΩ，C3=79 pF。

3 ADF4360_4的FPGA初始化

每次給ADF4360_4加電時，都必須給內部數字寄存器寫入一定的值才能獲得需要的本振輸出。而每次掉電后，原來寫入內部數字寄存器的值也隨之消失。所以，設計時可用FPGA控制板來寫入數據。FPGA可選用ALTERA公司的EP1C3T100C6芯片，同時也可以外接20MHz的石英晶振來為其提供時鐘。FPGA板上設置的5個按鍵分別為RESET(復位鍵)、CE(使能鍵)、R (R輸入鍵)、C(C輸入鍵)和N(N輸入鍵)。EP1C3T100C6的雙向I／O口77、78、79分別接ADF4360_4的LE、DATA、CLK，其中CLK為串行時鐘輸入，DATA為串行數據輸入，LE為加載使能，該位為邏輯“1”時表示加載，LE由FPGA板子上的CE使能鍵控制。每次加載數據時。應先按RESET鍵復位，然后按CE使能鍵。這樣，當FP-GA板和ADF4360_4連通后，即可傳輸數據，然后依次按R、C、N以使數據依次寫入。

數據輸入時，首先由DATA在每個CLK的上升沿從MSB(最高有效位)開始依次寫入24位移位寄存器中的數據并一次性鎖存到目標寄存器，然后再進行下一個目標寄存器的初始化。目標寄存器的選擇可由移位寄存器中的最末兩位DB1和DB0來決定。對寄存器賦值的順序為R-C-N。而且C和N寄存器的賦值間隔應大于5 ms。

本系統的數據輸入控制程序可用Verilog吾言編寫，同時可在Quartus6.0下編寫編譯并配置芯片管腳。由于本系統的源程序很大，限于篇幅，這里只給出R寄存器賦值的部分代碼：