作為國產IC設計產業鏈中不可或缺的一環，國產IP授權廠商的不斷涌現能夠非常有效地提升國產IC設計產業的整體技術實力和行業競爭力。在ICCAD 2024上，5家領先的國產IP授權企業先后亮相，芯原微電子創始人、董事長兼總裁戴偉民，芯來科技創始人胡振波，銳成芯微CEO沈莉，奎芯科技聯合創始人唐睿以及芯耀輝副總裁何瑞靈分別帶來關于國產IP授權業務發展的介紹，為眾多國內IC設計企業提供了開發高性能IC設計的技術底座。

作為一家成立不到五年的IP領軍企業，芯耀輝專注于先進半導體IP研發和服務，憑借強大的自主研發能力，成功研發了基于國產全系列先進接口IP的解決方案，涵蓋研發、授權、定制、服務及全設計流程，公司提供的全棧式完整IP解決方案，覆蓋了最前沿的協議標準，是國家級專精特新“小巨人”企業。芯耀輝副總裁何瑞靈介紹，公司的全套IP產品廣泛應用于數據中心、智能汽車、高性能計算、5G、物聯網、人工智能、消費電子等領域，是國內少數能提供符合車規工藝的接口IP以及高性能計算行業領先的企業級和消費級高速接口IP的廠商。在全面性方面，芯耀輝不僅提供高性能、低功耗、強兼容的高速接口IP，還配套提供基礎IP和控制器IP，幫助SoC客戶從內到外提升性能。

在國產先進工藝或者主流先進工藝，芯耀輝擁有了全套接口IP、基礎 IP，以及控制器IP的全套解決方案，涵蓋了PCIe、SerDes、DDR、HBM、D2D、USB、MIPI、HDMI、SATA、SD/eMMC、Foundation IPs以及Interface IP Controllers等，覆蓋當前最前沿的協議標準，更重要的是芯耀輝的這些接口IP都經過了量產和驗證的考驗。談到最近IP開發的側重點，何瑞靈表示公司的研發側重于HBM3和AI芯片內的高速接口方面，不僅包括既有產品的演化還有新產品的定制開發。芯耀輝的IP產品具有高性能和低功耗的特點。例如，其DDR5/4 PHY IP在相關工藝上超越了全行業最高速率，同時具備優異的性能、功耗和面積（PPA）指標。這種高性能與低功耗的平衡使得芯耀輝的IP產品在高性能計算、數據中心、智能汽車等領域具有顯著優勢。

隨著國內IC設計企業在先進工藝制程方面受到限制，如何助力國內芯片設計企業在制程沒有優勢的基礎上提升芯片性能，或者摒棄技術路徑依賴，已成為國內EDA和IP企業面臨的全新挑戰，尤其對于芯耀輝這樣的為高性能芯片提供高速IP的企業。何瑞靈表示芯耀輝這兩年致力于IP創新研發，正在逐步適配、適應并嘗試去解決這類問題。芯耀輝認為選擇Chiplet架構以及用UCIe、先進封裝是解決這些問題的一種途徑。何瑞靈以在較差工藝上實現更快DDR5速率作為案例，如果可以把DDR5的速率從4800提升到6400，可以在低一級的工藝上實現可以接受的PPA（功耗、性能和面積），這是彌補工藝差的一種新思路。這兩年國產客戶一個需求就是希望IP協議能幫他們的產品解決在工藝和封裝方面無法取得的PPA優勢。

在Chiplet接口IP設計方面，芯耀輝設計的接口IP不僅符合UCIe和CCITA等國際標準，還針對特定應用場景進行了優化。例如，對于算力堆疊應用場景，芯耀輝采用了并行接口IP，以滿足低延遲和低誤碼率的要求；對于異構集成應用場景，則采用了串行接口IP，以滿足標準化、兼容性、可移植性和生態系統等要求。

芯耀輝提供的D2D解決方案涵蓋了D2D接口IP設計、D2D封裝設計和D2D測試，在D2D接口IP設計方面，針對并行接口和串行接口分別采用了不同的設計策略。對于并行接口，采用單端并口傳輸，使用2.5D封裝形式，以滿足低延遲、高能效、低誤碼率的要求。對于串行接口，采用差分串口傳輸，使用2D substrate封裝形式，以滿足高帶寬、較長距傳輸、較低封裝成本的要求。芯耀輝在D2D封裝設計方面，提供了多種封裝類型選擇，包括傳統的2D有機基板、先進2.5D封裝（RDL Fanout和Silicon Interposer）及3D封裝（Hybrid Bonding）。具體選用哪種封裝類型，需綜合考慮IO數量、IO密度、數據率、成本、復雜度和接口類型等因素。

在先進封裝方面，作為UCIe聯盟國內的第一批成員，何瑞靈介紹芯耀輝目前提供的UCIe有兩種形態，一種是基于先進封裝的2.5D和3D封裝的，另一種是基于傳統基板的。芯耀輝還針對先進封裝的復雜性，特別是2.5D以及3D封裝，為客戶提供封裝評估、設計以及供應鏈相關的全套封裝解決方案。這些技術服務能夠更好地幫助國內芯片設計企業快速實現芯片設計和各類IP集成，大幅降低高性能芯片設計門檻并縮減客戶設計時間。