在實際的電路設計工作中，降噪是的一項重大課題，通常，可以通過提高開關器件的柵極電阻來抑制噪聲，但其代價是效率降低（損耗增加），因此很好地權衡柵極電阻值的設置是非常重要的。在本文中，我們來探討當將開關器件的損耗抑制在規定值以下時，最大柵極電阻RG的情況。另外，由于噪聲需要實際裝機評估，所以在這里省略噪聲相關的探討。

關鍵要點

?增加開關元件的柵極電阻會抑制噪聲，但與之存在權衡關系的效率會降低，因此很好地權衡柵極電阻值的設置是非常重要的。

?將開關器件的損耗抑制在規定值以下時，其最大柵極電阻RG可以通過仿真來確認。

在實際的電路設計工作中，降噪是的一項重大課題，通常，可以通過提高開關器件的柵極電阻來抑制噪聲，但其代價是效率降低（損耗增加），因此很好地權衡柵極電阻值的設置是非常重要的。在本文中，我們來探討當將開關器件的損耗抑制在規定值以下時，最大柵極電阻RG的情況。另外，由于噪聲需要實際裝機評估，所以在這里省略噪聲相關的探討。

電路示例

該電路以Power Device Solution Circuit/AC-DC PFC的一覽表中的仿真電路“A-5. PFC CCM 2-PhaseVin=200V Iin=5A”為例（參考圖1）。關于更詳細的電路圖，還可以通過這里查看。

在本示例中，我們將通過仿真來探討將圖1所示的低邊開關器件SiC MOSFET SCT2450KE的損耗抑制在5W以下時，作為噪聲對策可以將柵極電阻RG提高到多高。

圖1：PFC仿真電路“A-5. PFC CCM 2-Phase Vin=200V Iin=5A”

柵極電阻與損耗的關系

如“PFC電路：探討適當的柵極驅動電壓”中圖10所示，在導通狀態下，傳統Si（硅）MOSFET的導通電阻Ron相對于VGS幾乎恒定。相比之下，SiC MOSFET的Ron相對于VGS變化很大（如圖11所示），因此VGS值的設置比Si MOSFET更重要。也就是說，如果SiC MOSFET的VGS值過低，就會導致導通損耗增加，效率變差。反之，如果為追求高效率而將VGS設置得過高，則結果可能會超出額定值，因此設置適當的VGS值是非常重要的。

SiC MOSFET導通時的損耗、漏極電流ID、漏-源電壓VDS和柵極電壓VGS之間的關系見右側圖2。發生該開關損耗的期間t1和t2可以用下列左側公式來表示：

圖2：導通損耗與ID、VDS、VGS的關系

通過這兩個公式可以看出，開關損耗發生的時間t1、t2與RG成正比。

另外，此時ID和VDS的變化幾乎呈線性，所以可以認為損耗也與RG成正比。

柵極電阻調整

圖3表示使RG變化時SiC MOSFET的損耗仿真結果。為避免過于復雜，我們使Source用的電阻值和Sink用的電阻值以相同的倍率變化。

圖3：改變RG值時的SiC MOSFET損耗仿真結果