10nm都還沒用上，這3nm就要來了，芯片制程工藝是否更新有點快？
臺積電3nm工藝或于2年內準備就緒
　　臺積電董事長劉德音（Dr.Mark Liu）證實，該公司的下一代3nm芯片制造節點，正在按計劃推進之中。作為全球知名的芯片代工制造商，臺積電當前正在建設3nm生產線，且有望明年轉入試生產。與5nm制程節點相比，3nm可提供幾乎翻番的邏輯密度，輔以11%的性能提升、或27%的能效改進。
　　3nm較5nm制程的增益示例（圖via WCCFTech）
　　積電高管在早前的國際固態電路會議（ISSCC）演講期間的這番表態，證實了該公司對下一代制造技術的信心。
　　在滿足當前和未來產品的日益增長需求的同時，即便汽車領域的產品需求有所提升，也不會對整體產能造成太大影響。
　　需要指出的是，部分媒體誤解了所謂的“3nm工藝提前”。畢竟在主題為《釋放創新未來》的27分鐘演講期間，高管并未直言此事，僅在開頭和結尾對3nm開發進度“順口一提”。
　　為提升邏輯密度，需要對相關技術展開協同優化，同時也增加了一定的成本。
　　除了透露3nm技術的發展正在如期推進且相當順利，劉德音還提供了對3nm工藝的最新數據、以及對工藝發展的看法。
　　他指出，到目前為止，臺積電已出貨約18億片基于7nm工藝節點的芯片。截止2020年，該公司一直是行業中的領跑者。
　　得益于極紫外光刻（EUV）技術，臺積電能夠實現更高的保真度、縮短周期、并降低工藝的復雜性和缺陷率。
　　值得一提的是，臺積電在5nm節點的十層掩模工藝中使用了EUV技術（具體包括線切割、接觸、金屬線圖案），并用單層EUV取代了早期的多層深紫外（DUV）工藝。
　　隨后劉德音強調了設計技術的協同優化（DTC），以及該方案在過去幾年中對芯片制造的重要性。對于芯片制造商來說，這使得他們能夠同時使用設計和制造技術來滿足性能要求。
　　此外DTCO使得臺積電在衡量節點的邏輯密度時超越了固有的縮放指標，比如接觸柵間距和最小金屬間距。
　　結合有源區上的柵極接觸、單擴散中斷、鰭片減少等特性，還可為3nm工藝節點帶來1.8倍于5nm的邏輯密度。
　　最后，劉德音披露了公司的未來計劃，包括開發sub-3D材料和晶圓級單晶六方氮化硼。
　　兩者的特點是能夠在較低的制造溫度下，轉移至任意襯底上，從而為在三個維度上制造有源邏輯層和存儲層開辟了新的道路。
　　此外臺積電對于低維材料的研究，包包括一維的碳納米管。借助這一晶體通道的關鍵，是開發出一種柵極長度較短的晶體管介電材料。
　　如上圖所示，研究表明這項技術已有實現的可能。具有高k柵極堆疊能力的新材料，很適合用于制造柵極長度為10nm的晶體管。
　　當然，為了達成如此遠大的目標，臺積電還需要與芯片行業的所有同行緊密合作，以確保3nm工藝能夠發展到2倍于當前的性能。
　　考慮到該公司正在量產的5nm順應了這一趨勢，即將面世的3nm節點也有望遵循這一時間安排。
三星去年12月領先臺積電
　　臺積電如此積極地推動技術革新，恐怕與三星去年12月領先臺積電成為全球頭號晶圓制造商有關。
　　據IC Insights報道，2020年12月期間，前五大晶圓制造商的全球產能占比增至54%。你可能會認為臺灣半導體制造公司(TSMC)會領先，考慮到它的客戶包括AMD、蘋果、高通和博通，但這家純代工廠的月產能卻比三星低了約40萬片。
　　三星利潤豐厚的內存業務無疑是其奪得第一的重要原因，而NVIDIA則在其消費級安培產品線上使用了三星8nm工藝的定制版，在A100加速器上堅持使用臺積電及其7nm FinFET工藝。
　　緊隨臺積電之后，產能排名第三的是美光科技，其月產能超過190萬片。SK海力士排名第四(約185萬片)，然后是存儲器IC供應商Kioxia排名第五(160萬片)。英特爾擁有自己的制造廠，以每月88.4萬片晶圓排在第六位。
　　芯片短缺所造成的問題是有據可查的，影響的行業包括PC硬件、汽車和游戲機--甚至連拜登政府也參與其中希望解決這一問題。