張博，李少陽, 劉宇

　　(西安郵電大學電子工程學院，陜西省 西安市 710121)

　　摘要：提出了一種基于SDR的FM調制解調器的實現方案，此方案采用ZYNQ平臺和AD9361射頻收發芯片搭建。首先介紹ZYNQ+AD9361的SDR硬件平臺的設計，其次對FM調制解調的原理分析并結合MATLAB進行算法仿真，最終在ZYNQ平臺上完成SDR工程設計。

　　關鍵詞：FM；AD9361；軟件無線電；CORDIC；調制解調

　　基金項目：西安市集成電路重大專項（201809174CY3JC16）；陜西省教育廳服務地方產業化專項(15JF029)

　　0 引言

　　FM(Frequcncy Modulation) 調制是目前國內外采用的較為普遍的一種調制方式。主要應用于高保真音樂廣播，對講機，衛星通信等領域，傳統的方法使用模擬器件搭建的方式，應用最廣泛的為收音機。此方式電路結構復雜，靈活性差，抗干擾能力弱；后來逐漸出現DSP或者FPGA與A/D結合的結構，此方案中對ADC和DAC的要求比較高 ^[1-2] 。射頻鏈路比較復雜，不可靈活配置。對于戰場上單兵作戰通信，飛機通信，人們對SDR要求越來越高，本文提出了在ZYNQ+AD9361的架構上實現的FM調制與解調方案。本方案電路結構簡單，功耗低，接收和發射頻點靈活可調，高動態范圍等優點，FM解調也相對于傳統的鎖相環相干解調具有結構簡單，抗載頻失配，同時滿足解調寬帶和窄帶的信號 ^[3] 。

　　1 硬件平臺

　　基于SDR的FM調制解調器的硬件平臺框圖如圖1所示，AD9361作為射頻收發的核心芯片，接收時將射頻數據與本振混頻后轉換為基帶數據，通過內部ADC將模擬信號轉換為數字信號，FPGA作為算法處理、系統控制的核心芯片，內部含有ARM-A9雙核，主要用于對AD9361內部寄存器的配置，以及系統參數的控制，FM調制解調算法在FPGA中的PL部分實現，該ZYNQ+AD9361平臺能夠適應各種數字通信，語音通信，本文論述主要應用軍用飛機語音通信。

　　1.1 主要芯片選型

　　Xilinx 公司推出了新一代28 nm工藝，集成 FPGA 與雙 ARM 核，小封裝、低功耗全可編程片上系統（AllProgrammable SoC）Zynq-7000 系列。如圖2所示ZYNQ硬件結構，在芯片內部FPGA通過AXI總線完成與ARM的數據交互。完美的將FPGA的優勢與ARM的優勢結合起來 ^[4] 。

　　采用ADI公司的AD9361射頻捷變收發器，作為射頻收發器，AD9361支持的頻率范圍在70 MMHz~6.0 GHz，涵蓋了大部分特許執照和免執照頻段，支持200 kHz~56MHz的通道帶寬，AD9361集成了SDR收發器所必須的RF、數模轉換、混合信號 ^[5] 。AD9361芯片內部結構如圖3所示。AD9361內部具有兩個接收和發射通路:每個接收通路各自含有一個低噪聲放大器(LNA)，相內(I)和(Q)正交放大器、混頻器、12位ADC和三級半帶濾波器以及階數可調的FIR濾波器，三級半帶可通過修改抽取系數來達到降低速率。其中FIR濾波器可以使用MATLAB中的FDATOOL濾波器工具產生濾波器系數，通過軟件編程寫入AD9361中，應用于更多的通信帶寬中。

　　發射通路與接收通路基本相同，基帶數據被AD9361接收到，直接進入FIR濾波器，在經過三級半帶濾波器插速之后，被DAC采樣，其中DAC的采樣速率可調，通過三級半帶濾波器的插速處理來滿足DAC的采樣速率。最后信號分為I、Q兩路進入射頻模塊部分與載波混頻，在經過放大器通過天線發送。

　　2 FM調制解調軟件算法設計

　　2.1 FM調制算法

　　調頻（FM）是載波的瞬時頻率隨調制信號成線性變化的一種調制方式，音頻調頻信號的數學表達可以寫為：

　　其中，A0 為調頻信號的幅度；Wc 為載波角頻率；ν?(t)為音頻調制信號；k?為調制角頻偏；?0 為調制信號的初始相位。把式（1）展開得：

　　令 φ 等于式(3)并代入式(2)得式(4)

　　從式(3)看到，在實現FM時要對調制信號進行積分，然后對這積分后的信號分別取正弦和余弦即可。因此用正交調制法實現時只須令：

　　因此，調制算法信號處理如圖4所示，語音信號通過STGL5000芯片的ADC以96 kHz的速度進行采樣得到采樣的信號ν?(t)，將到信號乘以調制角頻偏k? 并進行累加求和，然后進行Cordic運算分別進行sin和cos運算得到正交調制，再經過5級級聯的CIC濾波器內插20倍，經過內插后的得到1.92 MHz的信號在分別乘以發射功率，就可以得到 I(t) 和Q(t) 的零中頻的調制信號，AD9361以1.92 MHz的速度采集I(t) 和Q(t) 的零中頻的調制信號，經過FIR濾波器、多級半帶濾波器最終DAC以30.72 MHz的速度轉化為模擬信號,在與載波信號混頻后通過天線發送 ^[6] 。

　　2.2 FM解調算法

　　調制信號表達式：

　　對信號進行正交分解得：

　　對正交與同相分量比值反正切運算：

　　然后，對相位差分，即可求得調制信號：

　　FM信號用正交解調方法進行解調時，也具有較強的抗載頻失配（指失配差頻和差相是常量，非隨機變量）能力，本地載波與信號的載波存在頻差和相差時，同相分量和正交分量可表示為：

　　同樣，對正交與同相分量之比值反正切及差分運算，就可得到調制信號：

　　當載波失配差頻和差相是常量時，解調輸出只不過增加了一個直流分量Δw 就可得到調制信號m(n)^[7-8] 。

　　因此，調制算法信號處理如下圖5所示，AD9361通過天線接收到射頻信號后，經過混頻、ADC、多級半帶濾波器，FIR濾波器，最終FPGA以1.92MHz的速度采集到XI(t) 和XQ(t)兩路中頻信號，經過下變頻、CIC抽取濾波器、FIR低通濾波器變為零中頻信號，在進過cordic算法的極坐標轉換得到瞬時相位，然后用前一時刻的瞬時相位減去后一時刻的瞬時相位，就可以得到相位差，即得到解調的有用信息 ^[9] 。但是由于本地載波和信號載波的頻差和相差，因此在將解調到的信號進行平均得到信號的功率，并在解調的信號中減去平均功率，就可以得到調制信號 ^[10] 。

　　3 性能仿真與實現

　　3.1 Matlab仿真

　　在Matlab環境下對提出的FM調制解調算法進行了仿真，主要仿真參數如下:

　　(1)調制信號幅度為5的1 KHz正弦波;

　　(2)載波信號幅度為1的64 KHz正弦波；

　　(3)采樣率為1 MHz；

　　(4)FM的最大頻偏為6 KHz；

　　(5)仿真數據長度為4500；FM調制結果仿真波形如圖6所示，由1 KHz的單音調制信號，經過正交調制產生I、Q兩路調制信號，最終由I、Q兩路正交信號得到最終的調制信號。

　　FM解調結果仿真波形如圖7所示，由調制信號經過64 KHz下變頻，在經過濾波器到零中頻的I、Q兩路基帶信號，在最終解調出原始信號 ^[10] 。

　　3.2 設計實現

　　在vivado中最終建立如圖8所示的工程，在工程中調用了ARM硬核(processing system7_0)通過SPI對AD9361的配置，用戶可以通過ARM核上的串口對AD9361的頻點改變，以及配合自定義IP (axi_interface_ctrl_0)通過AXI總線實時對FM調制系數、FM發射功率、以及收發切換設置，使得該系統適應更多場景使用，自定義IP(FM_TOP_0) 實現對信號的調制與解調；自定義語音收發IP(analog_aduio_datawr_0)實現對STGL5000芯片的數據的收發。自定義AD9361數據收發IP(system_axi_ad9364_1_0)實現對AD9361的數據收發。

　　天線接收到信號后經過AD9361一次下變頻后，通過內部12位ADC轉化為數字信號，由FPGA內部的AD9361 IP接收到分成I、Q兩路傳送到FM調制解調模塊，解調出射頻信號中的音頻信號，然后通過語音收發IP將語音信號發送到STGL5000芯片經過DAC轉化后驅動耳機發聲，該過程實現了SDR接收過程。

　　STGL5000芯片將麥克風的語音信號經過內部的ADC轉化為音頻數字信號，有FPGA內部的語音收發IP接收到，傳送到FM調制解調IP中進行調制，將調制后的信號分為I、Q兩路信號，通過AD9361數據收發IP將數據發送到AD9361芯片和本振混頻后通過天線輻射到空間中，如果用戶需要更大的功率可以外接功放。該過程實現了SDR的發射過程 ^[11] 。

　　3.3 設計驗證

　　將如圖8所示的工程綜合，布局布線，生成比特流，導入到Xilinx SDK軟件中建立C工程 ^[12] ，最終編譯下載到SDR收發機的FPGA中，使用RS公司生產的SMA180電臺綜合測試儀。完成接收機和發射機的測試。

　　測試FM調制時，由RS綜測儀輸出1KHz的正弦波作為調制信號，將AD9361的載波信號設置為108MHz，同時使用vivado軟件下的ILA調試方法，在線測試捕獲到某一時刻的調制信號以及調制后零中頻的I、Q兩路信號,如圖9所示。

　　測試FM解調時，由RS綜合測試儀，輸出載波幅度108 MHz，功率為-53 dBm，調制信號為1 KHz的正弦波，最大頻偏為6KHz的射頻信號，發送到接收機中，同時使用vivado軟件下的ILA調試方法，在線測試捕獲到某一時刻的低中頻調制信號I、Q兩路，經過下變頻后變為零中頻I、Q兩路信號，再通過解調算法解調出原始信號，如圖10所示。

　　4 結論

　　本文實現了基于ZYNQ+AD9361平臺的FM調制解調器，此系統具有發射頻點、接收頻點以及FM發射調制角頻偏可靈活配置，收發切換時間小于10ms。采用ZYNQ系列的XC7Z020CLG484-1芯片，搭建工程，綜合后LUT資源占用616，觸發器資源占用107。此平臺適用于各種ZYNQ平臺具有很好的移植性，能夠應用于各種無線通信設計。

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　　作者簡介：

　　張博(1983—),男，博士，教授，從事射頻模擬集成電路研究。

　　李少陽（1991-），男,碩士研究生，研究方向為集成電路。

　　劉宇 (1973-)，男,碩士，高級工程師，研究方向為集成電路。

　　本文來源于科技期刊《電子產品世界》2019年第7期第31頁，歡迎您寫論文時引用，并注明出處