DDS架構基本原理

隨著數字技術在儀器儀表和通信系統中的廣泛使用，可從參考頻率源產生多個頻率的數字控制方法誕生了，即直接數字頻率合成(DDS)。其基本架構如圖1所示。該簡化模型采用一個穩定時鐘來驅動存儲正弦波(或其它任意波形)一個或多個整數周期的可編程只讀存儲器(PROM)。隨著地址計數器逐步執行每個存儲器位置，每個位置相應的信號數字幅度會驅動DAC，進而產生模擬輸出信號。最終模擬輸出信號的頻譜純度主要取決于DAC。相位噪聲主要來自參考時鐘。

DDS是一種采樣數據系統，因此必須考慮所有與采樣相關的問題，包括量化噪聲、混疊、濾波等。例如，DAC輸出頻率的高階諧波會折回奈奎斯特帶寬，因而不可濾波，而基于PLL的合成器的高階諧波則可以濾波。此外，還有其它幾種因素需要考慮，稍后將會討論。

圖1：直接數字頻率合成系統的基本原理

這種簡單DDS系統的基本問題在于，最終輸出頻率只能通過改變參考時鐘頻率或對PROM重新編程來實現，非常不靈活。實際DDS系統采用更加靈活有效的方式來實現這一功能，即采用名為數控振蕩器(NCO)的數字硬件。圖2所示為該系統的框圖。

圖2：靈活的DDS系統

系統的核心是相位累加器，其內容會在每個時鐘周期更新。相位累加器每次更新時，存儲在△相位寄存器中的數字字M就會累加至相位寄存器中的數字。假設△相位寄存器中的數字為00...01，相位累加器中的初始內容為00...00。相位累加器每個時鐘周期都會按00...01更新。如果累加器為32位寬，則在相位累加器返回至00...00前需要232(超過40億)個時鐘周期，周期會不斷重復。

相位累加器的截斷輸出用作正弦(或余弦)查找表的地址。查找表中的每個地址均對應正弦波的從0°到360°的一個相位點。查找表包括一個完整正弦波周期的相應數字幅度信息。(實際上，只需要90°的數據，因為兩個MSB中包含了正交數據)。因此，查找表可將相位累加器的相位信息映射至數字幅度字，進而驅動DAC。圖3用圖形化的“相位輪”顯示了這一情況。

考慮n = 32，M = 1的情況。相位累加器會逐步執行232個可能的輸出中的每一個，直至溢出并重新開始。相應的輸出正弦波頻率等于輸入時鐘頻率232分頻。若M=2，相位累加器寄存器就會以兩倍的速度“滾動”計算，輸出頻率也會增加一倍。以上內容可總結如下：

圖3：數字相位輪

n位相位累加器(大多數DDS系統中，n的范圍通常為24至32)存在2n個可能的相位點。△相位寄存器中的數字字M代表相位累加器每個時鐘周期增加的數量。如果時鐘頻率為fc，則輸出正弦波頻率計算公式為：

該公式稱為DDS“調諧公式”。注意，系統的頻率分辨率等于fc/2n。n = 32時，分辨率超過40億分之一!在實際DDS系統中，溢出相位寄存器的位不會進入查找表，而是會被截斷，只留下前13至15個MSB。這樣可以減小查找表的大小，而且不會影響頻率分辨率。相位截斷只會給最終輸出增加少量可接受的相位噪聲。(參見圖4)。

圖4：計算得出的輸出頻譜顯示15位相位截斷時90 dB SFDR

DAC的分辨率通常比查找表的寬度少2至4位。即便是完美的N位DAC，也會增加輸出的量化噪聲。圖4顯示的是32位相位累加器15位相位截斷時計算得出的輸出頻譜。選擇M值后，輸出頻率會從0.25倍時鐘頻率開始稍有偏移。注意，相位截斷和有限DAC分辨率產生的雜散都至少比滿量程輸出低90 dB。這一性能遠遠超出了任何商用12位DAC，足以滿足大多數應用的需求。

上述基本DDS系統極為靈活，且具有高分辨率。只需改變M寄存器的內容，頻率就可以立即改變，不會出現相位不連續。但是，實際DDS系統首先需要執行串行或字節加載序列，以將新的頻率字載入內部緩沖寄存器，然后再載入M寄存器。這樣就可以盡可能減少封裝引腳數。新的頻率字載入緩沖寄存器后，并行輸出△相位寄存器就會同步操作，從而同時改變所有位。加載△相位緩沖寄存器所需的時鐘周期數決定了輸出頻率的最大改變速率。

DDS系統中的混疊

簡單DDS系統中可能會產生一種重要的輸出頻率范圍限制。奈奎斯特準則表明，時鐘頻率(采樣速率)必須至少為輸出頻率的兩倍。實際最高輸出頻率限制在約1/3時鐘頻率范圍內。圖5所示為DDS系統中的DAC輸出，其中輸出頻率為30 MHz，時鐘頻率為100 MHz。如圖所示，重構DAC后必須跟隨一個抗混疊濾波器，以消除較低的圖像頻率(100 – 30 = 70 MHz)。

圖5：DDS系統中的混疊