網絡路由器帶有用于性能監控、流量管理、網絡追蹤和網絡安全的統計計數器。計數器用來記錄數據包到達和離開的次數以及特定事件的次數，比如當網絡出現壞包時。數據包的到達會使多個不同的統計計數器發生更新;但一臺網絡設備中的統計計數器的數量及其更新速度常常受到存儲技術的限制。

管理統計計數器需要高性能的存儲器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨特統計計數器，這種計數器的一端可以連接網絡處理器(NPU)，另一端可以連接Xilinx公司的QDR-IV存儲控制器。QDR-IV統計計數器IP是一種帶有QDR-IV SRAM、為網絡交流管理和其他計數器應用提供高效統計計數器的軟IP。

QDR-IV SRAM概述

QDR-IV SRAM配備兩個雙向數據端口A和B，可以在一個時鐘周期內完成兩次數據寫入或兩次數據讀取操作，或一次讀寫結合的操作。因此，這一特點帶來了額外的靈活性，架構師可將之用于讀/寫并不一定平衡的應用中。每個端口在兩個時鐘沿均可進行數據傳輸(DDR(雙倍數據速率)操作)，工作模式為突發式，每個時鐘周期的突發長度為兩個字(每個字為X18或X36)。地址總線為通用型，其上升沿和下降沿能分別為端口A和端口B提供地址。部分制造商的QDR-IV SRAM還可支持嵌入式ECC(錯誤檢查和糾正)，可從根本上消除軟錯誤，提高存儲器陳列的可靠性。

QDR-IV SRAM分為兩種：高性能 (HP) QDR-IV和超高性能 (XP) QDR-IV。HP設備的最大運行頻率為667 MHz，而XP設備的最大運行頻率為1066 MHz。QDR-IV XP能夠通過將存儲空間分成分成8個內存條來增加性能，用地址的3個最低有效位(LSB)表示。要求的存儲方案是在同一周期內存取不同的內存條。從一個周期到另一周期，所有的內存條均可存取，系統設計師可通過規劃系統架構來相應地分配記憶庫地址，以充分發揮極速存儲器的RTR性能。這樣，開發人員可以在降低總系統成本的同時大幅提高性能。

統計計數器IP

QDR IV統計計數器是一種帶有QDR-IV SRAM，并且為網絡交流管理和其他計數器應用提供統計計數器的軟IP。該IP采用支持系統管理存取端口的讀—修改—寫邏輯。該IP的一端可以連接網絡處理單元(NPU)，另一端可以連接 QDR-IV存儲控制器。由于該統計計數器支持400Gbps及更快速率的線卡，因此性能僅受限于所使用的FPGA和QDR-IV設備。

統計計數器IP的運行

圖1是使用QDR-IV和統計計數器IP的用例。典型的網絡處理單元(NPU)以800M的每秒配對物更新速率發送統計(STATS)更新請求。每一項STATS請求包含在一個72位字中帶有兩個計數器(數據包和字節計數)的入口/出口包命令令牌。整個計數器緩存數據以1秒為間隔，更新到系統存儲器中的終身計數器(通常為DRAM)。這一來自NPU的回讀被稱為處理器(PROCS)更新請求。PCIe接口用于傳輸計數器緩存數據以更新終身計數器。下圖顯示了STATS IP的設置和與Xilinx存儲控制器、PCIe總線和NPU連接的QDR-IV存儲器。

圖1：帶統計IP、NPU和存儲器的完整基礎架構

統計IP適用于HP和XP QDR-IV存儲器。其運行模式通過位于IP設計頂層接口的單一參數控制。兩個計數器(數據包和字節)的每個流地址為單72位字。一個144Mb QDR-IV SRAM支持四百萬計數器。該設計所要求的IP接口數量與所使用的QDR-IV SRAM的數量相當。

正如模塊圖所示，NPU通過4x25Gbps鏈路將統計和處理請求推送到IP中。IP的運行頻率為存儲器存取頻率的四分之一，并且使用四條被稱為“通道”的平行數據路徑以匹配存儲器帶寬。在存儲接口HP和XP運行模式中，端口A作為讀取端口，端口B作為寫入端口。每項統計請求對保存在與該請求相關的獨特存儲位置中的計數器數據進行讀—修改—寫操作。

讀寫請求通過分階段來延遲與QDR-IV存儲器讀取延遲以及存儲控制器延遲的匹配。分階段設計也作為本地緩存累積延遲過程中的服務更新請求。在HP模式中，沒有統計/處理器更新地址限制通過四根通道中的任何一根。地址的發生可能是隨機的，并且無需給每根通道分配特定類型的地址。但由于在XP模式中存儲器的區塊結構和限制與其相關，因此通道0和1被分配到保存入口流數據的奇數地址位置，通道2和3被分配到保存出口流數據的偶數地址位置。這一獨特的安排可以預防可能在XP模式中發生的分塊限制位置。