在每年一度的半導體行業戰略研討會(ISS)上，半導體行業的高管們都會討論半導體技術趨勢和全球市場的發展。這篇文章介紹了一位行業觀察家在會議上分享的內容和結論。

　　為什么使用EUV?

　　半導體行業的公司過去曾經討論過，當EUV光刻技術的成本低于光學光刻時，將在半導體制造中實施EUV技術，但是現在，一些其它的因素正在推動EUV技術的采納。

　　周期時間 - 單次EUV曝光可以取代3次或更多的光學曝光，每個掩模層可以節省大約1.5天的時間。

　　邊緣放置誤差(EPE) - 創建圖案時使用多個掩膜會導致EPE的增加，將多個光學掩模簡化為單個EUV掩模可以將EPE減少高達90%。

　　圖案保真度 - EUV能夠創建出比多重圖形曝光技術更一致和更清晰的圖案，從而能夠實現更嚴格的電氣參數分布。

　　成本 - 在某些情況下EUV也可能節約成本，但驅動EUV的主要是以上三點，即便稍微貴一些，EUV也會因為上述三個優勢而被使用。

　　哪里需要EUV?

　　NAND

　　不需要-NAND正處于從2D向3D的轉換過程中(2017年，3D NAND的產量首次超過了2D NAND)，NAND發展的主要驅動來自于層數的擴展，而不是光刻技術的進化。3D NAND相對更適合光學光刻，主要受到沉積和蝕刻發展的推動。

　　邏輯器件

　　需要-目前正在爬產的7nm邏輯器件使用光學光刻，有80多層掩膜，5nm器件的掩膜數量將增加到100多個，而且整個周期時間長達6個月。我們預計，EUV將用于第二代和第三代7nm邏輯工藝。

　　DRAM

　　需要-但是落后于邏輯器件。相較于邏輯器件，DRAM的工藝更簡單，掩模數量大約有5nm邏輯工藝的一半，多重圖案掩膜數也更少。三星已經推出了18nm的DRAM，而且在沒有采用EUV技術的情況下推出了更低工藝尺寸的DRAM。我們預計EUV將被用到DRAM上，但是在時間上會落后于邏輯器件。

　　第一代7nm邏輯工藝(7)

　　臺積電宣布于2017年第三季度投產了其7FF工藝，目前正在爬產階段。格羅方德預計將在今年晚些時候推出其7LP工藝。這兩種工藝都是基于光學光刻的，沒有使用EUV光刻層。這兩種工藝的最小金屬間距(MMP)均為40納米，采用SADP生產出1D金屬圖案。

　　第二代7nm邏輯工藝(7c)

　　去年，格羅方德在其技術研討會上討論了他們在EUV上的第一步動作，即在沒有保護膜的情況下使用EUV制造觸點和過孔。觸點和通孔的開口面積較小(約百分之幾)，因此落在光罩上的粒子不太可能導致印刷缺陷。在沒有保護膜的情況下生產觸點和過孔可以最大限度地提高吞吐量，并且開始使用EUV時無需使用保護膜。雖然目前還沒有足夠的數據能夠確定這種生產方式能夠達到可以接受的良率，但是格羅方德認為可以。

　　臺積電已經在私下討論將EUV引入第二代7nm工藝的可能性。在日前舉辦的2017年Q4法說會上，臺積電透露，其極紫外光光刻機(extreme ultraviolet lithography: ，簡稱EUV光刻機)產能已經取得了較大的進步，目前已經將其電源功率提高到160W，助力7nm和5nm制造，而250瓦EUV也已經安裝到位。

　　相對來說，7c比較容易實現，不會造成面積縮小，所以不需要重新設計，7c中使用5個EUV光刻層替換15個光學光刻層，從而減少了周期時間，EPE和來改善循環時間，EPE和電氣分布特性也得到了改善。

　　為了實施7c工藝，需要以下條件：

　　高吞吐能力的EUV工具-在某種程度上，確定的功耗和吞吐量是不變的。ASML的機器有多個旋鈕可以調整吞吐能力，他們現在正在盡最大努力提高吞吐能力和機器運行時間。他們現在出貨的NXE3400b應該滿足這個要求。

　　大于90%的正常運行時間-在12月份的IEDM會議上，英特爾表示他們的EUV機器的正常運行時間只有75%左右。我采訪光刻技術專家時著重提出了這個問題。ASML應該有計劃改善正常運行時間，NXE3400b的正常運行時間預計好不少。

　　保護膜 - 如果需要使用保護膜，它必須確保能夠承受所使用光源的功率。這個應該沒有問題。

　　光罩檢查-盡管不是最佳方案，但是現在使用eBeam檢查。

　　光刻膠 - 目前的光刻膠對于7nm來說已經足夠好了，盡管針對30mJ/cm2的劑量可能比針對20mJ/cm2的要高。

　　據這位觀察家預計，2019年早期7c工藝就會投產。

　　第三代7nm邏輯工藝(7+)

　　臺積電和格羅方德都宣布了各自的7nm+計劃，這種工藝下采用EUV光刻技術，接觸和過孔需要增加1個單獨的金屬層。這將導致尺寸的縮放，因此需要客戶重新設計。三星的7LPP工藝也面臨這個情形。為了在金屬層上采用EUV光刻技術，因為金屬層的開放面積比例較高，因此需要使用保護膜。

　　據我預計，7nm+工藝的MMP為36nm。在使用EUV的情形下，設計可以是2D模式，而不是7和7C使用的1D。這意味著不僅最小金屬間距會從40nm降低到36nm，設計還會從1D向2D的方向發展，從而改善布線效率，并進一步降低硅片尺寸。7+工藝將用9個EUV層代替23個光學層。

　　為了實現7+工藝，需要以下條件：

　　與上述7c要求相同的條件;

　　臺積電和格羅方德的7和7c產品需要重新設計。

　　一個保護膜，理想的傳輸效率> 90%。

　　光化檢查，保護膜可以不進行eBeam檢查。

　　據預計，7+工藝將在2019年中到晚些時候開始進入爬產階段。