Xilinx FPGA開發軟件為ISE.現在其版本更新比較快，大家現在常用的版本都在ISE12.1了。

使用ISE開發FPGA，需要根據自己的設計內容和設計目標設置，在開發軟件中設置一些參數。這些參數對成功開發可以說必不可少。

常用選項之一： Keep Hierachy。該參數有3個值：NO、YES、Soft.
在使用Chipscope進行調試時，如果是采用的網表插入ICON的方法的話，或者是為了便于調試，最好是保留設計的層次結構，選擇Yes或Soft。Yes與Soft的區別是：
Keep Hierachy =Yes：對Debug階段有用，XST會根據層次綜合而不打破層次優化，所有寄存器名字都以名字排列，Traslate通過ucf文件可以很方面地找到需要的約束對象。
Keep Hierachy =Soft：則在綜合時保持層次，在MAP階段工具將打破層次關系；但INSTANCE名字還是保留。

在FPGA設計原型驗證階段，選YES會提高XST的綜合速度。

常用選項之二：register_duplicaTIon + max_fanout + equivalent_register_removal + resource_sharing - 允許自動復制寄存器，設置最大扇出，禁止資源共享。這4個選項是對MAP和PAR的效果影響最明顯的。不同的設計，他們的選擇
組合方式不盡相同。要看具體設計情況。下面是其中的一種開發策略。
當TIming不滿足時使用復制寄存器的方法通常能改善一些瓶頸。綜合器為了節省面積而做出的某些優化可能導致對時序不利，因此關閉equivalent_register_removal和resource_sharing可能可以改善時序。