本應用指南闡述了如何設計面向Virtex芯片的功率分配系統。涵蓋了功率分配系統和旁路電容或去耦電容的基本原理。文中介紹了設計和驗證功率分配系統的具體步驟和過程。最后一個部分討論了產生電源噪聲的其他原因，并提出了解決方案。
FPGA |3">FPGA 設計人員在設計功率分配系統（PDS）時，面臨著一個獨特的任務。大多數其他大型、高密度IC（如大型微處理器）對旁路電容都有非常明確的要求。由于這些器件僅為執行其存儲的特定任務而設計，所以其電源需求是固定的，僅在一定范圍內有所波動。但FPGA 不具備這種屬性。FPGA 可以不確定的頻率、跨越多個時鐘域，運行幾乎無限多的應用，因此，預測其瞬態電流需求是一個非常復雜的過程。 由于無法確知一個新的FPGA設計的瞬態電流的變化情況，在設計第一個FPGA PDS時，唯一的選擇就是采用保守的最壞情況設計法。 數字器件中的瞬態電流需求是產生接地反彈的原因，也是高速數字設計的死對頭。在低噪聲或高功率情況下，電源去耦網絡必須根據這些瞬態電流需求準確地度身定制，否則，接地反彈和電源噪聲將超出FPGA的限值。每種FPGA設計產生的瞬態電流不盡相同。本應用指南介紹了一種全面的設計方法，適用于滿足特定FPGA設計的個別需要的旁路網絡。 這個過程的第一步就是檢查FPGA的利用率，大致了解其瞬態電流要求。 接下來，保守地設計一個滿足這些要求的去耦網絡。第三步，通過模擬和修正電容數量和額定值，精細調整這個去耦網絡。第四步，完成全部設計；第五步，測量設計。測量包括利用示波器和頻譜分析儀檢測電源噪聲。取決于測得結果，可能有必要再次重復元件選擇和模擬步驟，以優化這個針對特定應用的PDS。第六步是可選步驟，適用于要求完美的PDS的情況……

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