原理

圖1：DAC8760高精度DAC輸出級

這個分析與沒有加電毛刺脈沖減少 (POGR) 電路的DAC有關。第一部分列出了影響加電毛刺脈沖的因素。當DAC在電源斜升期間加電至高阻抗模式時，這個加電毛刺脈沖也可被視為一個在DAC的電壓輸出 () 引腳上逐步累積形成的瞬態電荷。這個電荷積聚是由電源引腳，通過芯片內部和外部的寄生電容，到引腳的電容耦合造成的。需要注意的是，與加電毛刺脈沖相比（第一部分），這個毛刺脈沖本質上說是AC毛刺脈沖。因此，它的幅度取決于電源斜升時間。在大多數多電源芯片中，數字電源和基準引腳有一個到引腳比較弱的寄生路徑。因此，這些引腳不是造成加電/斷電毛刺脈沖的主導原因。

圖2：高精度DAC輸出級模型

DAC輸出級中的NFET/PFET晶體管的尺寸要遠遠大于其它開關，這是因為這個輸出級被設計用于特定的負載驅動。因此，這些FET的寄生電容要遠高于其它片上組件的寄生電容。圖1顯示的是一個典型高精度DAC輸出級 (DAC8760) 的簡化圖。在這個圖中，假定輸出級和芯片的數字內核分別具有單獨的電源。反饋節點上放置的二極管用來保護增益/斷電網絡中的晶體管。

數學分析

如圖所見，進入引腳的主要寄生電容是VOUT 結合線、引線和輸出FET的寄生電容的組合值。在這個假設下，DAC輸出引腳可被建模為一個簡單的電容分壓器。圖2中的經簡化模型在反饋節點和VREF/AGND之間使用2個二極管。由于這些二極管代表了一個FET（圖1），在以后的分析中，這些二極管上的壓降可被忽略不計。

被放置在反饋節點與VREF/GND之間的反饋電阻器 (RFB) 和FET限制了毛刺脈沖數量級的上限和下限。在這個條件下，可被觀察到的最大加電/斷電毛刺脈沖被限制在VREF和GND之間。

盡可能減少加電/斷電毛刺脈沖

圖3：DAC8760 VOUT加電毛刺脈沖，無負載。

讓我們來深入研究一下盡可能減少加電/斷電毛刺脈沖的一些方法。在方程式 (1) 和 (2) 中，我們看到這些方程式中的某些項是常量。例如，寄生電容是器件寄生效應的函數。電源電壓由應用需求決定。斜升時間由電源設計確定。剩下的數據項只有相對于電源的負載阻抗和VREF的排序。這就形成了減少加電/斷電毛刺脈沖的2個主要方法：電源排序與負載。

電源排序

圖4：數據表技術規格示例

電源排序是指以特定的順序，用不同的電源為芯片加電/斷電。對于DAC8760來說，由于加電/斷電毛刺脈沖直接與VREF成比例，在AVDD/AVSS之后為VREF加電可以極大地減少這個毛刺脈沖。這個解決方案可以在對電源和基準電壓進行單獨控制時使用。

外部阻性負載

方程式 (1) 中的分母由一個電容數據項 (CPARP + CPARN + CL) 和一個電導數據項 (1/RL) 組成。這就形成了幾個盡可能減少毛刺脈沖的方法：增加電容負載 (CL)、或者減少阻性負載 (RL)。增加電容負載會對整個系統的帶寬產生不利影響。它還會影響輸出放大器的穩定性。因此，不建議使用這個方法來實現毛刺脈沖最小化。

在選擇使用一個小值阻性負載時，方程式 (4) 可以將加電/斷電毛刺脈沖數量級減少到mV以下級別。這會導致大電流流經輸出緩沖器，從而使精度技術規格降級，比如說偏移、增益、線性等。因此，要根據數據表技術規格來選擇引腳上的阻性負載。例如，DAC8760數據表規定了負載為1k?時的精度參數（圖4）。

圖5：DAC8760 加電毛刺脈沖 – RL = 500K?

結論

加電/斷電毛刺脈沖對系統十分有害。它們的影響只有在系統設計好、進行測試時才會顯現出來。因此，有一點很關鍵，那就是通過仔細檢查組件，并使用這篇文中給出的技巧來設計系統，以盡可能減少這些毛刺脈沖。我們已經討論了形成這些毛刺脈沖的根本原因，并且提出了一個盡可能減少這些毛刺脈沖的板級解決方案。