在無人機系統與地面站通信過程中，機載陀螺儀姿態數據的高速產生與外部相對低速的無線數據模塊傳輸的矛盾日益突出，嚴重制約著無人機的發展。針對這一問題，采用FPGAFIFO作為高速數據緩沖，提出一種基于FPGA內建FIFO的無人機陀螺儀前級通信接口。通過高速異步FIFO緩沖，將無人機陀螺儀姿態數據經由FPGA準確無誤地發送給地面站，顯著提高數據傳輸質量，實現了高速芯片與低速設備之間的通信。整個設計在實際應用中效果良好，數據穩定可靠，滿足了低誤碼率與高穩定性的要求，以及無人機與地面站高速通信的需求，有著廣闊的市場應用前景。

無人機系統對于地面站發送的控制信號以及飛行器傳回的姿態數據有著極高的實時性、可靠性與穩定性要求，這對無人機通信系統設計提出了新的挑戰。對于采用 ARM作為微處理器的無人機系統來說，系統往往需要協調基于ARM處理器的高速陀螺儀模塊與相對低速的外部無線數據傳輸模塊間的工作。在通信高穩定性與低誤碼率的要求下，處理器不得不花時間運行空操作來等待外部相對低速的傳輸模塊完成一幀數據的收/發。由于等待所浪費的處理器運算周期無形中降低了整個飛控系統的實時性，進而帶來許多潛在的不穩定因素。本設計結合無人機系統發展需求，采用FPGA FIFO作為高速數據緩沖，提出一種基于FPGA內建FIFO的無人機陀螺儀前級通信接口。通過高速異步FIFO緩沖，將無人機陀螺儀姿態數據經由 FPGA準確無誤地發送給地面站，保證了傳輸質量，架起了高速芯片與低速設備之間溝通的橋梁。

FPGA內建FIFO的基本工作原理

FIFO即先進先出隊列，采用環形存儲電路結構，是一種傳統的按序執行方法。先進入的指令先完成并引退，隨后才執行第二條指令，是一種先進先出的數據緩存器。根據FIFO的讀寫時鐘頻率是否相同，可將FIFO分為同步FIFO與異步FIFO。FIFO的應用可以很好地協調不同時鐘、不同數據寬度數據的通信，滿足高/低速時鐘頻率要求。與普通存儲器相比，FIFO沒有外部讀寫地址線，使用方便。

采用FPGA異步FIFO連接基于ARM處理器的高速無人機陀螺儀模塊與相對低速的無線數據傳輸外設。從硬件的觀點來看，FIFO實質上就是一塊數據內存。異步FIFO采用2個時鐘信號控制其讀寫操作，分別為寫時鐘(wrclk)和讀時鐘(rdclk)。一個用來寫數據，即將數據存入FIFO;另一個用來讀數據，即將數據從FIFO中取出。與FIFO操作相關的有兩個指針：寫指針指向要寫的內存部分;讀指針指向要讀的內存部分。FIFO控制器通過外部的讀寫信號控制這兩個指針移動，并由此產生FIFO空信號或滿信號。讀寫時鐘相互獨立設計，有效地保證了FIFO兩端數據的異步通信。

基于ARM的無人機陀螺儀接口結構

由于機載燃油和電能儲備的制約，無人機載設備要求小巧輕便，能效比高，因此對芯片的選型及電路結構提出了較高的要求。綜合穩定性、數據精度、工作溫度、封裝體積以及能耗等各方面因素，對無人機陀螺儀傳感器經行嚴格篩選，確定了所示的陀螺儀方案。無人機陀螺儀的主控芯片選用ARM 32 bit CortexTM M3內核的STM32F103T8($3.0391)處理器。其內建64 KB的閃存存儲器和20 KB的運行內存，以及7通道的DMA、7個定時器、2個UART端口等。通過板載的8 MHz晶體和STM32($18.3200)內部的PLL，控制器可以運行在72 MHz的主頻上，為姿態解算提供強大的硬件支持。

三軸加速度與三軸角速度傳感器采用Invensense公司的MPU-6050($4.3178)單芯片方案，此芯片為全球首例整合性6軸運動處理組件，相比其他多芯片實現方案，免除了整合陀螺儀與加速度器軸間差的問題，大大減少了封裝空間。三軸磁力計采用Honeywell公司的HMC5883L($1.2500)芯片，此芯片內部采用先進的高分辨率HMC188X系列磁阻傳感器與行業領先的各向異性磁阻技術(AMR)，具有軸向高靈敏度和線性高精度的特點，測量范圍從毫高斯到8高斯，穩定可靠。氣壓傳感器采用博世公司的BMP180芯片，該芯片性能卓越，絕對精度可以達到0.03 hpa，并且功耗極低。傳感器采用強大的7 pin陶瓷無引線芯片承載(LCC)超薄封裝，安裝使用方便。各傳感器與ARM處理器采用I2C總線連接，示意圖如圖3所示。

FPGA FIFO與陀螺儀的連接

結合無人機ARM陀螺儀的特點，為了適應過程的復雜性，實現操作的簡便性，設計選用Altera公司的CycloneII系列芯片EP2C8Q208C8N($23.3400)，在QuartuesII平臺上進行Verilog代碼設計，使用Altera公司提供的FIFO IP核。此方案穩定高效，易于開發。

陀螺儀與FIFO及FPGA的連接

處理器采集各傳感器信號，在ARM內部進行姿態解算，進而得到俯仰角、橫滾角、航向角、氣壓、高度和溫度信息。為了及時將解算得到的數據發送回地面站，處理器控制寫請求信號wrreq和寫時鐘wrclk將這些數據高速寫入FIFO，然后回到飛行控制程序，進行下一周期的姿態解算。FIFO在數據寫滿后，寫滿標志位wrfull會置高電平，ARM處理器通過檢測寫滿標志位的狀態來判斷是否繼續寫入數據。與此同時，在FPGA中通過檢測所讀取FIFO是否為空標志位rdempty來判斷是否繼續讀取數據。讀空標志位為低電平代表FIFO中有數據，可以讀取，則配合讀請求信號rdreq和讀時鐘rdclk 及時讀取數據，直到將數據全部讀出，標志位變為高電平，此時FIFO中已經沒有數據?；贏RM的陀螺儀與FIFO及FPGA的連接如圖4所示。