ASIC設計的平均門數不斷增加，這迫使設計團隊將20%到50%的開發工作花費在與測試相關的問題上，以達到良好的測試覆蓋率。盡管遵循可測試設計(DFT)規則被認為是好做法，但對嵌入式RAM、多時鐘域、復位線和嵌入式IP的測試處理將顯著影響設計進度。即使解決了上述所有問題，開發者也幾乎不可能達到100%的粘著性故障(stuck-at fault)覆蓋率。其結果是，ASIC設計常常在故障覆蓋率低于90%的情況下就投入生產，從而造成不必要的器件缺陷率和板級故障。

基于流程的方法

為了在一個設計中插入掃描測試結構，第一個要做的步驟是用掃描觸發器替換所有的觸發器。有時候，這可以當成綜合過程的一部分來做，盡管它以往是在設計流程的后期完成。插入掃描觸發器允許更高程度地控制設計中的各個節點，從而提高故障覆蓋率。不過，傳統的掃描技術不能完全控制或觀測設計中的所有用戶網絡，因而會留下許多未測試的結構。

最常見一類的掃描觸發器在數據輸入端的前面包含一個多路復用器。在測試模式中，這使得數據可以被移進觸發器；在用戶模式中，這允許一個正常的邏輯信號被存儲。

傳統的ASIC掃描測試通常需要以下步驟：

1、準備一個測試時鐘，而且測試電路必須允許該時鐘施加到所有掃描觸發器上。

2、在測試期間，所有觸發器均處于測試模式。

3、在用戶模式操作期間，所有觸發器均處于正常工作模式。

值得注意的是，當采用基于多工器的掃描觸發器時，多路復用器通常被插在用戶時鐘的主路徑上，以便在測試模式下測試時鐘可以被傳遞給所有觸發器。所有觸發器將同時被設置為測試模式。

為達到足夠的故障覆蓋率和可接受的器件缺陷率，傳統的測試技術需要許多DFT規則。不遵循DFT規則的后果是，許多故障無法采用傳統掃描方法進行測試，從而使總的故障覆蓋率受損。

為了獲得合理的粘著性故障覆蓋率，一個設計通常必須是全同步的。因此，這成為第一個DFT規則。不幸的是，許多設計、特別是網絡和通信領域的設計需要多個異步時鐘，這就不可能不違反這條規則。而且，為了追求速度，綜合過程經常會產生重收斂的冗余邏輯結構，這又是違反規則的。

公認的DFT規則包括：

1、設計必須以一個公共時鐘為準，保持完全同步。

2、在測試期間，存儲單元的異步輸入必須由一個外部引腳去使能。

3、只能使用專為支持自動測試模式生成(ATPG)而設計的連續庫單元。有時要禁止使用下降沿觸發的觸發器。

4、不允許有門控時鐘。它們在測試期間必須旁路掉。

5、不應使用內部三態總線；首選是多路復用器。

6、不允許有組合邏輯環路；不允許有重收斂的冗余邏輯。

7、在測試期間，外部總線必須禁止使能。

8、包含不同測試方法的各個IP模塊之間的接口必須是完全可測試的。

自動測試

實現自動測試的前提是：如果所有與測試相關的電路都嵌入在基礎陣列中，那么與測試相關的事情就可以從ASIC開發過程中去除。嵌入的自動測試電路不僅獨立于用戶設計，而且是在獲知用戶設計之前構建的。

因為自動測試電路嵌入在ASIC的基礎結構中，所以它的工作方式與傳統的掃描測試非常不同。

用于傳統ASIC的掃描測試方法要求設計中的所有掃描觸發器在同一時間內處于測試模式，而自動測試的順序操作方式允許在任何特定的測試周期內，一些模塊處于測試模式，而其它模塊仍處于正常模式。在自動測試ASIC內的功能模塊具有“控制”和“觀測”能力。

通過隔離單獨的模塊和網絡，這使得開發者可以對制造過程進行測試，以完全驗證硅片的完整性，而無需考慮用戶設計和DFT規則。

為達到這個目的，開發者還需要一種新類型的模塊。這種模塊內獨特的Q_Cell包含“控制”和“觀測”能力，并且能夠被配置成組合邏輯、觸發器或RAM。這意味著所有網絡都能夠被控制，而不論它們是代表時鐘還是置位/復位，也不論它們是否是冗余結構或組合邏輯環路的一部分。

一種四輸入多工型單元(P_Cell)可以用來實現大多數組合功能，或者與Q_Cell組合在一起，以實現像全加器這樣的復雜功能。

自動測試不僅能同時捕獲器件內所有信號的狀態，而且還能恢復那些狀態，因此操作可以從任何指定的初始條件下開始。存儲器和觸發器可以被預置，以仿真故障或異常的功耗偏差。這個功能對于現場診斷問題很有用。

自動測試是一種軟硬件結合的測試方法，它取消了所有的DFT規則，并且總能提供100%的粘著性故障覆蓋率。隨著質量要求和器件復雜度的增高，這種覆蓋率變得越來越重要。自動測試已經成功地用于100多個結構化ASIC設計中，但它也可以應用于標準單元ASIC設計。