配對之后，對各個組合對應的輸入移位樣點數據做補碼減法運算。例如在組合(1，8)中，當樣點數據進入移位寄存器時，將對應移位寄存器中的并行第一位輸出作為被減數，第8位輸出作為減數。其它組合類似。當樣點數據中的同步頭完全進入移位寄存器時，那么對應并行輸出的第一位應該是正值，而第8位對應的是負值。兩個輸出做補碼相減。正值減去一個負值，輸出得到一個更大的數值。這時，只有增加運算的位數，才能得到正確的運算結果。

對128個編號可以做64個配對，這就需要64個減法器。64個減法運算同時進行，有64個輸出結果。然后利用32個加法器對64個數值進行加法運算。逐級進行相加運算，最后得到一個相關峰值。假設data(n)是16bit的信息數據，在逐級相加運算當中，不是直接采用這16位進行補碼減法和補碼加法運算，而是隨著一級級的相加運算，位數也一位一位地增加。這樣就優化了電路，節省了FPGA資源。

假設一個碼元采樣8個點，經I、Q分路(以QPSK調制為例)之后，每一正交路為4個點。相對于(1，8)配對，在第一個補碼配對減法器中對應的是{t13，t1[3..0]}和{t83，t8[3..0]};相對應(2，11)配對，在電路中對應的是{t23，t2[3..0]}和{ta13，ta1[3..0]};依此類推。

下面有必要分析一下為什么要表示成{t13，t1[3..0]}的形式。在補碼運算中，由0101-1101=0101+0010+0001=0111+0001可以看到0111+0001的和值是一個更大的正值，是不能用4位表示的，因為這個時候和值本應為1000，表示結果8(十進制)，而在補碼中卻為-8。如果將補碼的頭一位都進行重復，使其變為5位，就可完全避免這種情況的發生。例如：

00101-11101=00101+00010+00001=00111+00001=01000

11000-00111=11000+11000+00001=10000+00001=10001 通過這樣的一個變換，即不會產生溢出，也不會產生錯誤，保證了電路進行逐級運算的正確性。

對應128長的同步頭，一個碼元采樣8個點，經I、Q分路，每一正交路為4個點，每一路上為128×4=512個樣點。采用并行處理，在數據來到之時，分成四路，每一路做一個匹配濾波器，這樣可以直接由每個碼元對應的樣點組成匹配濾波器。將四個匹配濾波器產生的相關值比較出最大值，再和后邊門限比較，超過門限，即作為同步信號。同步提取的流程如圖5所示。

3 仿真結果

同步相關峰的仿真(利用Quartus2.1軟件)如圖6和圖7所示，clk是輸入時鐘，in是輸入數據，sclr是清零信號，out是輸出信號。

用Quartus2.1軟件編譯適配，一片APEX EP20K400EBC652-1XEP20K400EBC652-1X只用了百分之三十的邏輯單元就可以實現同步提取。

一個完整的幀同步系統的工作狀態包括兩種，即捕獲狀態和鎖定狀態，并且在一定條件下使它們互相間能自動切換。當幀同步信號捕捉到時，幀同步系統應立即由捕捉狀態轉換到鎖定狀態。同步提取完成后，只是完成了初始同步，即同步捕獲，還要進行同步鎖定，以防止假同步和漏同步的發生。限于篇幅，這兒僅僅討論了初始同步的實現。 通過對幀同步提取的FPGA實現可以看出，補碼配對相減匹配濾波法是一個很有效的方法。它提供了一種將擴頻碼作為同步信息進而實現幀同步提取的方法，并且在很大程度上節約了FPGA的內部資源。這兒只是介紹了M序列碼作為同步頭的實現方案，對于m序列碼作為同步頭的實現，只要稍微做一下修改，即加一些相應的延時單元就可以實現。