3.2 FPGA模塊的設計和實現

按照圖3所示的結構，按照下面步驟進行基于部分動態可重構技術的FPGA程序設計：

1)把需要部分重構的FPGA模塊設計為一個空盒，即只有輸入輸出管腳，沒有實際內容的空模塊。在進行空模塊的管腳規劃時要綜合考慮多種解調樣式下的接口兼容性，保證一個模塊接口能涵蓋需要處理的所有樣式。

2)分別完成不需要部分重構的FPGA予模塊，并完成FPGA頂層模塊。

3)對FPGA頂層模塊進行綜合，產生頂層網表。

4)按照步驟1)中的模塊定義格式完成針對不同調制模式的解淵模塊，如qpsk_demod，fsk_demod等，并通過仿真驗證，然后逐模塊分別綜合成單獨的模塊網表文件，保存到不同的目錄中。

5)在PlanAhead工具中導入FPGA頂層網表，注意在導入選項中選擇支持部分重構。在PlanAhead工具中把2個空的可重構解調模塊設定為可重構分區(ReconfigurablePartition)，如圖4所示，并把步驟4)中綜合好的模塊網表指定為可重構模塊下的可選內容。

6)在PlanAhead工具的Device視圖中，對可重構模塊劃分分區(PBlock)，目前分區只支持矩形，要求分區包含的資源數目略大于解淵模塊所需資源的最大值，其中包括邏輯資源(查找表和寄存器)，乘法器(DSP48E)和RAM資源。

7)根據對2個可重構解調模塊的不同配置，產生多個配置文件，配置文件的一個例子如表1所示，并逐一進行布局布線，產生完整的配置比特流文件和用于部分重構的比特流文件。對于每一組配置文件，會產生一個包含靜態邏輯的完整配置比特流文件，和2個用于部分重構的比特流文件，分別對應2個不同的分區，配置加載時不能隨便互換。

8)對表1中配置文件進行設計規則檢查比較，保證各組配置文件生成的完整配置的比特流文件是一致的。

9)完成以上設計后，首先調用任意一個完整配置文件進行加載，保證FPGA成功運行靜態邏輯，然后根據需要，選擇表1中的配置文件表中的任何1組，進行部分動態加載。

4 應用結果

以上設計經過實際驗證，可以實現2路信號在不同調制樣式的解調，當信號樣式變化時，動態加載相應的解調模塊，可以迅速完成功能切換，實現對應的解調功能。經過實際測試，部分動態可重構模塊的加載速度存10 ms以內，極大的提高了原有系統的性能。

5 結論

目前國際上對FPGA可重構技術的研究極為廣泛，本文介紹了一種基于Xilinx FPGA的部分動態可重構技術的信號解調系統，可以把不同的解調模塊定位到芯片內部同一邏輯資源部分，通過重構這些資源來實現不同樣式信號的解調，同時保持其他部分電路功能正常運行，從而提高了系統的適應能力。

本系統可以存通信系統中得到應用，對航天、電力等領域的類似系統也有參考價值，可以提高相應系統的靈活性和擴展性，減低系統功耗，縮短系統開發時間。