逐次逼近型(SAR) ADC提供高分辨率、出色的精度和低功耗特性。一旦選定一款精密SAR  ADC，系統設計師就必須確定獲得最佳結果所需的支持電路。需要考慮的三個主要方面是：模擬輸入信號與ADC接口的前端、基準電壓源和數字接口。本文將重點介紹前端設計的電路要求和權衡因素。關于其它方面的有用信息，包括具體器件和系統信息，請參閱數據手冊和本文的  參考文獻。

前端包括兩個部分：驅動放大器和RC濾波器。放大器調節輸入信號，同時充當信號源與ADC輸入端之間的低阻抗緩沖器。RC濾波器限制到達ADC輸入端的帶外噪聲，幫助衰減ADC輸入端中開關電容的反沖影響。

為SAR  ADC選擇合適的放大器和RC濾波器可能很困難，特別是當應用不同于ADC數據手冊的常規用途時。根據各種影響放大器和RC選擇的應用因素，我們提供了設計指南，可實現最佳解決方案。主要考慮因素包括：輸入頻率、吞吐速率和輸入復用。

選擇合適的RC濾波器

要選擇合適的RC濾波器，必須計算單通道或多路復用應用的RC帶寬，然后選擇R和C的值。

圖1顯示了一個典型的放大器、單極點RC濾波器和ADC。ADC輸入構成驅動電路的開關電容負載。其10  MHz輸入帶寬意味著需要在寬帶寬內保證低噪聲以獲得良好的信噪比(SNR)。RC網絡限制輸入信號的帶寬，并降低放大器和上游電路饋入ADC的噪聲量。不過，帶寬限制過多會延長建立時間并使輸入信號失真。

圖1. 典型放大器、RC濾波器和ADC

在建立ADC輸入和通過優化帶寬限制噪聲時所需的最小RC值，可以由假設通過指數方式建立階躍輸入來計算。要計算階躍大小，需要知道輸入信號頻率、幅度和ADC轉換時間。轉換時間tCONV(圖2)是指容性DAC從輸入端斷開并執行位判斷以產生數字代碼所需的時間。轉換時間結束時，保存前一樣本電荷的容性DAC切換回輸入端。此階躍變化代表輸入信號在這段時間的變化量。此階躍建立所需的時間稱為“反向建立時間”。

圖2. N位ADC的典型時序圖

在給定輸入頻率下，一個正弦波信號的最大不失真變化率可通過下式計算：

如果ADC的轉換速率大大超出最大輸入頻率，則轉換期間輸入電壓的最大變化量為：

這是容性DAC切換回采集模式時出現的最大電壓階躍。然后，DAC電容與外部電容的并聯組合會衰減此階躍。因此，外部電容必須相對較大，達到幾nF。此分析假設輸入開關導通電阻的影響可忽略不計?，F在需要建立的階躍大小為：

接下來計算在ADC采集階段，ADC輸入建立至½ LSB的時間常數。假設階躍輸入以指數方式建立，則所需RC時間常數τ為：

其中， tACQ 為采集時間， NTC 為建立所需的時間常數數目。所需的時間常數數目可以通過計算階躍大小 VSTEP, 與建立誤差(本例為½  LSB)之比的自然對數來獲得：

因此，

將上式代入前面的公式可得：

等效RC帶寬 =

示例： 借助RC帶寬計算公式，選擇16位ADC AD7980 (如圖3所示)，其轉換時間為710 ns，吞吐速率為1 MSPS，采用5  V基準電壓。最大目標輸入頻率為100 kHz。計算此頻率時的最大階躍：

然后，外部電容的電荷會衰減此階躍。使用27 pF的DAC電容并假設外部電容為2.7 nF，則衰減系數約為101。將這些值代入 VSTEP  計算公式：

接下來計算建立至½ LSB(16位、5 V基準電壓)的時間常數數目：

采集時間為：

計算τ：

因此，帶寬為3.11 MHz， REXT 為 18.9 Ω.

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