摘要：基于數字示波器原理，設計了以單片機和FPGA為控制核心，由阻抗變換、峰值檢波、程控放大、采樣、頻率測量以及校準信號產生等模塊構成的數字示波器。其實時采樣速率小于1 MHz，等效采樣速率大于200 MHz，系統輸入頻率范圍為10 Hz～10 MHz，幅度范圍16 mV～8 V，垂直靈敏度有1 V／div、O．1 V／div、2 mV／div三檔，而水平靈敏度有20 ms／div、2 ms／div、1ms／div、40μs／div、20μs／div、2μs／div、200 ns／div、100 ns／div共8檔。信號幅度和頻率測量誤差都小于1％。
關鍵詞：示波器；程控放大；實時采樣；等效采樣

1 前言
目前示波器的種類繁多，其頻帶由0．1 Hz到幾十MHz，甚至上百MHz，還具有存儲顯示和打印功能。而頻帶越寬，A/D和D/A轉換器的速度越高，價格也越貴，所以現在的示波器價格昂貴，功能單一。這里提出的數字示波器輸入頻率范圍為10 Hz～10 MHz，幅度范圍為16 mV～8 V；而垂直靈敏度有3檔，水平靈敏度有8檔；且信號幅度和周期測量誤差都小于1％；能對波形上下，左右移動，拉寬和縮窄；并能掉電存儲波形和顯示兩通道的相位差。該數字示波器的價格低廉，功能強大，精度較高，應用于多種場合，產品攜帶方便。

2 方案設計
2．1 采樣方案
由于系統需要以小于1 MHz的實時采樣率來采樣頻率為10 Hz～10 MHz的信號，且一個周期至少采集20個樣本點，因此對于頻率小于50 kHz的信號進行實時采樣，而對于頻率高于此的信號則需等效采樣，最高等效采樣率為200 MHz。
2．2 觸發方案
由于該系統要求采用內部觸發方式，即以輸入信號本身為系統提供觸發。因此采用數字電路觸發方案，在FPGA內設觸發電平，用A/D轉換器實時采集輸入信號，當采集到的電壓等于觸發電平時，產生觸發。但由于A／D轉換器的采樣率和位數有限，不可能每次都采集到等于觸發電平的點。若將觸發電平設置為一段合適的電壓范圍，這樣可以保證輸出信號波形穩定。

3 系統整體設計
信號經過阻抗變換網絡和程控放大環節，幅度被調理到一定的范圍內。調理后的信號輸入到比較整形模塊，將輸出的等頻率的方波信號送進FPGA內的測頻模塊進行頻率測量；同時，調理后的信號經采樣保持電路送入采樣模塊，用MAX118對頻率小于和大于50 kHz的信號分別進行實時采樣和等效采樣。采集的信號存儲在FPGA內部的雙端口RAM中，并能在通用示波器中顯示信號波形，并具有單次觸發和連續觸發、存儲波形、波形水平移動、垂直移動、產生100 kHz校準信號等功能。系統整體框圖如圖1所示。

3．1 采樣保持電路
采樣保持電路如圖2所示。當模擬開關導通時，輸入信號Vin經過模擬開關對電容C1充電，充電結束后，Vc1=Vin。當模擬開關斷開時，電容C1上的電壓在一段時間內保持不變，電容的漏電越小，運放的輸入阻抗越大，Vcl保持的時間越長。選擇合適的保持時間。可保證采樣時的A／D轉換輸入端信號穩定。

采用MAX309作為模擬開關，引腳A0和A1控制通道選擇。使用模擬開關的NO1通道輸出，將引腳A1接地，通過控制引腳A0的電平可控制信號是否能傳輸到后級LM6171的輸入端。C1采用低漏獨石電容，取100 pF；MAX309的導通電阻RON為60 Ω，RON與C1構成了一個一階低通濾波器，截止頻率，10MHz的信號輸入到采樣保持電路，幅度不變。
前級的MAX477和后級LM6171接成高輸入阻抗的射級跟隨器，實現信號隔離。
3．2 比較整形電路
采用TI公司的TL3116，典型傳輸延遲時間為10 ns。將其接為滯回模式，可以抑制噪聲引起的誤翻轉。在比較器輸入前級接一級增益為20的放大器。圖3為該系統的比較整形電路。

4 軟件程序設計
該系統的軟件設計充分利用模塊化設計思想。該系統是單片機結合FPGA的控制系統，軟件設計充分利用FPGA的強大邏輯和計算功能，完成采樣時序的控制、數據存儲、數據處理、幅度測量、頻率測量、觸發控制、水平移動控制等。單片機控制鍵盤、顯示，并通過與FPGA的接口來實現不同功能。軟件流程如圖4所示。

5 結束語
該系統輸入信號頻率范圍為10 Hz～100 MHz．幅度范圍為16 mV～8 V，以低于1 MHz的實時采樣率實現等效采樣率為200 MHz的等效采樣。輸出波形穩定，垂直靈敏度有1 V/div、0．1 V／div、2 mV／div共3檔，水平靈敏度有20 ms／div、2 ms／div、1 ms／div、40 μs／div、20μs／div、2μs／div、200 ns／div、100 ns／div共8檔。信號幅度測和周期測量誤差都小于1％，并實現單次觸發、連續觸發，觸發電平可調，波形存儲與回放，波形水平、垂直移動等功能，且人機界面友好。