賽靈思XtremeDSP開發工具降低功耗并擴展Virtex-5 DSP應用的性能

AccelDSP及System Generator for DSP 8.2版本工具支持65nm Virtex-5 LX及LXT FPGA

賽靈思公司宣布其8.2 版本的XtremeDSP™開發工具上市。這些工具包括System Generator for DSP及AccelDSP™，其特色在于已優化的DSP支持賽靈思Virtex™-5 LX 和 LXT，它們是業內唯一的65nm FPGA。新版軟件工具使那些即使不熟悉FPGA的DSP系統設計工程師及算法開發工程師也能夠設計、仿真和驗證DSP系統。而且與前一代Virtex-4 LX FPGA相比，新的開發工具可降低功耗達40%，DSP性能提高10%并極大地減少了面積。 

“我們一直致力于為客戶提供世界級DSP設計工具及方法，這一戰略的實施正為我們的DSP客戶帶去巨大的利益?！辟愳`思公司處理方案部副總裁兼總經理Omid Tahernia說：“System Generator 和AccelDSP開發工具及Virtex-5 FPGA是我們解決方案策略的核心部分。此外，它們提供業內最高DSP性能、最低DSP功耗及最小的面積，開發時間比傳統的RTL設計方法縮短5到30倍。我們正幫助客戶在他們的市場上獲得重大的競爭優勢?！?

    除了支持Virtex-5 LX 及 LXT FPGA之外，8.2版本的AccelDSP及System Generator也支持賽靈思的較低成本Spartan-3E FPGA產品系列。這些FPGA比較適用于像寬帶接入及家庭聯網這樣的成本敏感型應用。這些應用不僅需要XtremeDSP技術的并行處理能力，而且需要最低的邏輯成本，以便集成像接口、外圍設備及控制邏輯這樣的附加系統功能。

System Generator for DSP 8.2版工具

新型8.2版本System Generator使DSP系統和算法開發商—不用寫VHDL或Verilog編程—就能夠利用來自MathWorks的MATLAB 及 Simulink 來開發他們的設計。一旦浮點建模完成，設計工程師采用賽靈思的比特及周期精確工具箱對其進行量化并自動生成HDL/RTL、用于賽靈思FPGA的網表或完整的比特流，包括新的Virtex-5 LX 和 LXT器件。最后，設計工程師在Simulink環境內采用高帶寬硬件在環仿真來驗證并調試實際FPGA上的設計。這次發布的新品是FIR Compiler 2.0。這種參數化FIR濾波器編譯器通過添加用于多速率濾波器的對稱系數優化來擴展了以前的版本，從而把DSP48資源減少達50%。

AccelDSP 8.2工具

AccelDSP是業內使DSP設計工程師采用MATLAB開發算法并把它們綜合到RTL之中的唯一工具。該工具使提供定點MATLAB及C/C++仿真模型兩者的自動浮點到定點生成成為可能。它也能提供算法探索，從而讓工程師在采樣率、性能及面積之間進行折衷，并提供自動化測試基準生成。一旦采用AccelDSP 工具生成RTL，System Generator庫模塊可被創建以集成到更大的系統之中。新發布的8.2版本包含AccelWare™ 算法 IP。

此外，當單獨采購時，針對AccelDSP的新定價和封裝使工具成本節省了50%；當作為完整的基于模型的設計軟件封裝的一部分采購時，工具成本節省了60%。

關于Virtex-5

Virtex-5 LX 及 LXT FPGA是全球首批上市的65nm FPGA，也是不斷拓展的賽靈思XtremeDSP器件產品線中的最新成員。它們是開發也需要大量邏輯資源的高性能DSP應用的理想選擇，以便集成用于諸如高清晰度H.264編碼器運動估值電路這樣的高速I/O功能。其特色在于具有多達192個專用DSP48E邏輯片 (每一片含有一個18x25的乘法器和一個48位加法器)，這些邏輯片能以高達550 MHz的速度運行并且每100 MHz的動態功耗僅為1.38mW，Virtex-5 FPGA十分適用于作為ASIC的替代或DSP協處理器。DSP48E邏輯片形成了許多高性能DSP應用的核心，這是因為它們能夠被連接起來以開發高度并行的DSP數據路徑。Virtex-5 LXT FPGA在業內首次集成了低功耗串行收發器、內置PCI Express®端點塊及以太網媒體接入控制器模塊。