0引言

振鏡掃描式激光標記技術就是通過控制兩片高速振鏡的偏轉角, 改變激光的傳播方向, 經過F-Theata透鏡在工件表面的聚焦, 在工件表面作標記。與傳統的標記技術相比, 它具有適用面廣(對不同材料、形狀的加工表面均適合) , 工件無機械變形, 無污染, 標記速度快, 重復性好, 自動化程度高等特點, 在工業、國防、科研等許多領域具有廣泛的用途。高速高精度的振鏡標記已成為當今標記行業的發展方向。

傳統的振鏡標記控制系統通過PC 機的串口、并口ISA 總線與單片控制板相連，這種方式接口簡單、連接方便, 開發費用低, 但由于傳輸速度低, 已不能滿足現代數控系統的實時性要求。本文在激光標記控制技術方面進行了一些新的探索：利用PCI的高速數據傳輸和DSP高速數據處理能力，提出一種“PC機+PCI總線+DSP控制板卡”的方式，用于振鏡標記控制系統，從而實現對標記控制的精確控制，提高控制效率，保障系統實時性。DSP控制板卡是整個系統的核心，它直接決定著系統的掃描速度和掃描精度，本文將著重介紹該控制板卡的設計。

1DSP芯片

DSP控制板卡的主芯片選用德州儀器公司C6000系列的高速數據處理芯片TMS320C6205。該芯片為高性能的定點處理器，主頻可達200MHz，每個周期能執行8條32-bit的指令，處理速度可達1600MIPS；采用高性能的VLIW結構的TMS320C62xTM DSP核，有8個獨立的功能單元，32個32位的通用寄存器；提供64K字節的內部程序RAM和64K字節的內部數據RAM；提供32位的外部存儲器無縫接口，包括同步器件（如SDRAM、SBSRAM等）、異步器件（如FLASH、SRAM等）和可尋址52M字節的外部存儲空間；提供靈活的PLL、時鐘產生器，可配置倍頻值；提供符合PCI 2.2規范的PCI總線接口，直接實現芯片和PCI總線的橋接功能；提供兩個32位的定時器；提供在線調試的JTAG邊界掃描接口。采用此芯片，能夠實現高速的數據處理，保證系統工作的實時性，且由于帶了PCI橋接功能，提供了和PCI總線的接口，經濟可靠。

2硬件設計

2.1結構框圖

如圖1所示為系統的硬件結構框圖。DSP控制板卡通過PCI總線與PC機連接，實現高速通信。DSP處理模塊為主控制模塊，使用主頻為200MHz的 TMS320C6205芯片作為主控制芯片。DSP處理模塊充分利用了C6000系列DSP的快速計算能力和高精度定時器，能夠保證振鏡標記機進行勻速、高速標記，這些由PC機是沒有辦法做到的。DSP的外圍電路包括存儲模塊、復位控制、電源控制、時鐘系統、JTAG端口、數模轉換模塊、CPLD邏輯控制模塊和光電隔離模塊等。其中存儲模塊包括FLASH模塊和SDRAM模塊，FLASH用來存儲系統啟動代碼和軟件代碼，SDRAM用于提供軟件運行時所需的額外存儲空間。DSP控制板卡輸出兩路模擬量控制兩塊振鏡的運動，輸出Q開關控制信號以控制激光器的開關光，輸入/輸出16路光電隔離信號用于功能擴展。



2.2PC機與DSP的通信

PCI 總線是一種不依附于某個具體處理器的局部總線。從結構上看，PCI是在CPU和原來的系統總線之間插入的一級總線，具體由一個橋接電路實現對這一層的管理，并實現上下之間的接口以協調數據的傳送。管理器提供了信號緩沖，使之能支持10種外設，并能在高時鐘頻率下保持高性能。PCI總線也支持總線主控技術，允許智能設備在需要時取得總線控制權，以加速數據傳送。PCI總線相比起ISA總線，有傳輸速度快，傳輸量大的優點。

本系統選用TMS320C6205，該芯片自帶了符合PCI2.2規范的PCI總線橋接功能，開發者免去了PCI協議的硬件和軟件實現，給系統設計帶來了便利，縮短了開發周期，也節省了開發費用。開發者只需將PCI插槽上的總線信號和DSP芯片上相關的PCI總線信號直接相連即可。帶“金手指”的DSP控制板卡可以直接插在PC機的PCI卡槽中使用，實現PC機與DSP之間的通信。PCI設備可以訪問所有的內部RAM空間、外設和外部存儲器空間。

DSP控制板卡使用的PCI總線寬度為32為（3.3V），總線頻率為33MHz，傳輸速率為33×32/4MB/s = 132MB/s 。此傳輸速率為整個系統能實現高速運行提供了保障。

2.3CPLD邏輯控制

整個高速系統的邏輯控制是通過高速CPLD芯片來實現的。選用ALTERA公司的MAX7128E芯片實現，可用編程邏輯門為2500，宏單元數128，邏輯陣列塊數8，用戶可定義I/O腳100個，pin-to-pin延時為5ns。MAX7000系列器件可以通過編程器進行編程，也可以在線編程。本設計采用了在線編程（ISP）。ISP允許在設計開發過程中迅速方便地重復編程，簡化了制作過程，允許器件在編程之前就先裝配到印制板上。

系統設計中LED信號燈、FLASH、DA芯片、16路I/O光電隔離接口、模擬開關、Q開關、PWM輸出、軟件復位控制都使用了CE1空間的地址，為了防止這些器件的互相干擾，必須對輸入地址進行譯碼。通過判斷輸入到CPLD的PA[2：6]和PA[16：21]可以知道DSP正在訪問的地址區域，進行CE1空間的地址譯碼，從而產生相應的控制信號，以實現邏輯控制和時序控制。

CPLD上構建的寄存器的高地址都是一樣的，命名為dsp_reg_addr，由Pa16~21構成，若Pa16~21設置為111000即表示地址0x0178xxxx。

低地址由Pa2~6構成，對10個寄存器尋址，地址對應關系見表1所示。

表 1地址分配表