摘要：高速串行傳輸的設計是FPGA設計的一個重要方面。在串行傳輸的設計中摒棄了采用FPGA內部邏輯資源實現從而限制了串并轉換速度的傳統設計方法，SelectIOTM接口技術給FPGA實現高速串行傳輸提供了良好的舞臺，本文詳細闡述了1：8 DDR模式下16路高速串行傳輸的實現，并通過了16路高速串行傳輸達到12．8Gbit／s傳輸速率的板級試驗。
關鍵詞：低電壓差分信號；串并轉換；現場可編程門陣列；串化器／解串器

0 引言
用現場可編程門陣列(FPGA)開發高速系統時常常需要實現高速串行傳輸，傳統的做法是直接利用FPGA的內部邏輯資源來進行設計，但這樣做往往使得傳輸的時鐘的最高頻率受FPGA內部資源利用率、布局布線等因素的影響，難以滿足設計要求，并最終影響整個系統的性能。隨著工藝技術的不斷進步與市場需求的日益增加，超大規模、高速、低功耗的新型FPGA不斷推出，給高速電路的設計帶來了極大的方便。賽靈思(Xilinx)公司在其新的面向低端的partan-6系列產品中集成了輸入串并轉換器(ISEKDES)和輸出并串轉換器(OSERDES)，能夠提供高速的I／O處理能力，不受FPGA內部資源的限制，不占用系統邏輯資源。
本文以兩片XC6SLX150之間以16路高速數據通信為例，介紹了SERDES(串化器／解串器)的工作原理與具體應用。其中每片FPGA需要接收并發送高速的16路串行數據并在接收時將其轉換為128位并行數據做其它處理，為了實現高速串行傳輸，同時又不占用芯片內部的邏輯資源，我們用Xilinx的SERDES源語方便、快速地實現了該設計。

1 Spartan-6簡介
Xilinx目標設計平臺的芯片基礎融合了行業領先的工藝，可編程的邏輯技術和收發器功能以及用于高級存儲支持的控制器，從而可以為成本敏感應用提供高性能的FPGA。高級功耗管理技術的創新，結合以更低的1．0V電源操作的核心選項，讓新的Spartan-6 FPGA系列比前幾代Spartan系列的功耗降低了65％。該公司的partan-6系列正是一款為滿足低成本和低功耗設計要求而推出的系列產品。
運用第六代Spartan FPGA系列產品，系統開發人員可以在將系統成本減半，開發出功耗更低的“更環保”的產品的同時，達到新的功能要求。Spartan-6 FPGA支持汽車信息娛樂、平板顯示器、多功能打印機、機頂盒、家庭網絡、視頻監控等應用，它能對低風險、低成本、高性能進行最優平衡。
Spartan-6 FPGA系列雙寄存器、六輸入的高效LUT邏輯結構采用了行業領先的Virtex架構，可以跨平臺兼容和提高系統性能。由于增加了Virtex系列的系統級模塊，其中包括DSP slice、高速收發器以及PCI Express端點模塊，因此實現了比以往更大的系統級集成。Spartan-6 FPGA系列由兩個領域優化的子系列組成，該系列所提供的功能組合，可以達到價格敏感的大批量應用的嚴苛要求：Spartan-6 LX FPGAs和Sp-artan-6 LXT FPGAs。
Spartan-6 LX FPGAs針對需要絕對最低成本的應用而優化。該平臺器件支持高達147k邏輯密度、4．8Mb存儲器、集成存儲控制器、DSP slice以及易用的高性能硬IP，同時采用了創新的基于開放標準的配置。
Spartan-6 LXT FPGAs擴展了LX系列，可提供多達八個3．125Gb／s GTP收發器和一個集成的PCI Express模塊，它們都采用了成熟的Vir-tex FPGA系列技術，可以為串行連接提供業界風險最低、成本最低的解決方案。
本文中采用Spartan-6 LX FPGAs中的XC6SLX150-EG(G)4．84進行板級驗證測試。該芯片內的SelectIOTM接口技術(多電壓、多標準Selec-tIO模塊組)有如下性能：
·每個差分I／O具有最高1050 Mb／s的數據傳輸速率
·可選輸出驅動，最高每針腳24mA
·3．3V到1．2V I／O標準和協議
·低成本HSTL和SSTL內存接口
·符合熱插拔標準
·可調整I／O轉換速率，改進信號完整性

2 SERDES的結構與工作原理
所有Spartan-6型號的器件的I／O Tile都包括兩個IOBs、兩個ILOGICs、兩個OLOGICs和兩個IODELAYs。其中ILOGICs和OLOGICs可以配置為輸入SerDes(ISERDES)或者輸出SerDes(OSERDES)模塊或者其他I／O接口。如圖1所示為Spartan-6 FPGA的I／O Tile。

每一款該型號的FPGA的輸入／輸出模塊(IOB)包含一個4-bit輸入SerDes和一個4-bit輸出SerDes，兩個相鄰的SerDcs模塊(主模塊和從模塊)級聯在一起可以生成一個8bit IOB，這使得每一個IOB不論在SDR模式下或是在DDR模式下其數據的輸入輸出串并轉換速率從2：1到8：1都成為可能。
2．1 ISERDES
每一款Spartan-6型號FPGA的IOB的輸入SerDes都可以甩ISERDES2源語來實例化。
ISERDES2是Spartan-6內部集成的輸入串并轉換器源語，支持單倍數據速率(SDR)和雙倍數據速率(DDR)兩種模式。這兩種模式均可以進行編程操作，在SDR模式下，可以實現1bit串行數據到生成2、3、4bit的并行數據的轉換；在DDR模式下，可以實現1bit串行數據到5、6、7及8bit并行數據的轉換。當生成數據的位寬大于6時，需要采用主從模式將兩個相鄰的ISER2DES2模塊連接在一起。每一個ISERDES2還包括一個由設計者提供BITSL IP(比特偏移控制)操作的并行數據字對齊邏輯。SerDes的串并轉換速率之比指的是用于捕捉數據的高速I／O時鐘和用于處理并行數據的低速內部邏輯時鐘之比，例如，一個500MHz的單端I／O 時鐘接收500MHz的數據，ISERDES2的串并轉換速率為4：1指的是FPGA采用125MHz時鐘來處理接收的并行數據。