圖3中，共要發送4組并行數據。假設發送完同步域后，hold_reg恰好在第一組數據的最后進行采樣，則處理第2組數據時需要添加2個位填充位，處理時間為10個clk周期。同時由于位填充沒有達到8個，TxReady持續為1，DataOut每過8個clk就變換一次。結果導致第3組數據被錯過，沒有被hold_reg采樣到。這種錯誤的發生概率雖然很小，但不能完全避免。
1．3 全速收發模式
全速模式下clk的頻率為12 MHz，即1個clk周期為5個phy_clk周期。在接收數據時，當hold_reg集齊8位數據后，將其傳輸到Dataln中
并令RxValid=1且持續1個phy_clk，其余時刻令RxValid=0；在發送數據時，當hold_reg中的8位數據全部轉換成串行數據后，令TxReady=1并持續1個phy_clk，其余時刻令TxReady_0。因而RxValid和TxReady信號為離散脈沖形式，且脈沖寬度為1個phy_clk周期，不會出現上述錯誤。
綜上所述，USB 2．0傳輸中位填充造成數據總量的增減會影響數據傳輸的準確性，需加以解決。

2 解決方案
通過在收發器和協議層之間添加一個2x8位的異步FIFO作為緩存區，可以解決上述問題。如圖4所示，異步FIFO的讀操作與寫操作分別由兩個異步時鐘clk1和clk2控制，異步復位信號rst同USB設備控制器的復位信號相同。

接收數據時，當hold_reg集齊8位數據，可在clk時鐘控制下將其中的數據寫入FIFO中；而在phy_clk上升沿，若FIFO中有數據，則令RxValid=1并讀出1組并行數據傳給協議層，否則令RxValid=0且不讀數據。經分析，此處使用1x8位的FIFO足以滿足要求，不會出現FIFO中有數據未讀出新數據又寫入的情況，但為了保證不出現特殊情況，這里使用2x8位的FIFO，以保證可靠性。
發送數據時，在phy_clk上升沿，若FIFO有空間，則令TxReady=1并將DataOut中的數據寫入FIFO，否則令TxReady=0且不寫入數據，當協議層數據全部發送完畢令TxReady=0；在FIFO寫滿的同時也令TxReady=0；當hold_reg中的數據全部轉換為串行數據后，在clk時鐘控制下從FIFO中取出一組數據放入hold_reg中；當FIFO中沒有數據時，說明數據發送完畢，可以發包結束符。

3 仿真驗證及實驗結果分析
3．1 高速接收模式
當位填充較多致使數據處理時間過長，導致FIFO中沒有數據時，RxValid變為了0且持續了1個phy_clk周期。從圖中可看出輸出數據DataIn在RxValid=1時的寬度都為1個phy_clk周期，沒有出現多于1個phy_clk周期的情況。

3．2 高速發送模式
圖6為高速發送模式的仿真結果。從圖中可以看出，收發器工作正常，避免了上述錯誤的發生。在收發器還在發送同步域時，協議層就已經開始向FIFO中寫數據，當寫滿FIFO后，TxReady變為0，協議層暫停向FIFO傳輸數據，直到FIFO有空間后才繼續傳輸數據。同步域發送完畢后，hold_reg從FIFO中取出數據并依次發送，沒有出現數據缺失或重復發送。從圖中可看出從協議層輸入的數據DataOut在TxReady=1時的寬度都為1個phy_clk周期，沒有出現多于1個phy_clk周期的情況，從而不會被FIFO重復采樣。
3．3 全速收發模式
據1．3中所述，全速收發模式不會出現類似錯誤，但若是全速高速模式使用不同的收發方式，會增加系統的復雜度和設計難度。異步FIFO同樣可以用于全速收發模式，只需要將clk的頻率變為12 MHz即可，其余與高速收發模式相同，在此不再贅述。

4 結束語
文中通過在收發器與協議層之間增加一個2x8位的異步FIFO作為緩存區，解決了USB 2．0設備控制器在數據傳輸過程中因位填充而造成的數據紊亂問題，使數據不會出現缺失或重復，類似方法和思想可以用于其他數據傳輸處理過程。