每個TSG周期的16個時域樣值存儲在FPGA片內的ROM中。其中高8位為訓練序列樣值的實部，低8位為訓練序列樣值的虛部。由圖8可知，當ACK信號為高時，Count16開始計數1 025個時鐘，產生的地址信號控制ROM將存儲的16個時域訓練序列采樣值讀取，先重復m／2(m=8)個周期，形成訓練序列的前半部分，再重復8個周期，形成訓練序列的后半部分，最后組合成所需要的疊加訓練序列。從輸出部分可以看出，TSG_SY信號與TSG模塊輸出的訓練序列實部和虛部樣值保持同步。
4．2 訓練序列疊加方式的FPGA實現
根據圖1疊加訓練序列IM／DDO-OFDM系統模型利用FPGA設計實現訓練序列與光數據OFDM符號的疊加。在保持發射功率不變，分別對訓練序列和光數據OFDM符號進行了功率分配。訓練序列疊加(TSSP)模塊主要端口說明：TSSP_CLK：工作時鐘，頻率為20 MHz；OOFDM_DIN：被疊加的光OFDM符號數據幀；TSG_DIN：訓練序列實部或者虛部；POWER_CT：疊加功率分配控制，保持發射機功率不變；TSSP_ACK：高電平有效，控制OOFDM_DIN和TSG_DIN的輸入；TSSP_DOUT：TSSP模塊輸出信號；TSSP_INDEX：疊加信號輸出的坐標序號；TSSP_RDY：TSSP輸出有效，與OOF DM_DIN信號同步。
經過綜合、布局、布線后仿真，得出TSSP工程文件Modelsim仿真如圖9所示，局部放大結果見圖10。

從圖9，圖10可以看出，未疊加前，信號輸出端TSSP_DOUT輸出的是光OFDM符號數據，TSSP_RDY信號持續低電平；信號疊加時，TSSP_RDY信號持續高電平，信號輸出端TSSP_DOUT輸出的是經過功率控制后的疊加信號；疊加操作完成后，TSSP_RDY信號被拉低，信號輸出端TSSP_DO UT輸出的是光OFDM符號數據。疊加輸出的信號TSSP_DOUT與輸入的信號OOFDM_DIN和TSG_DIN持續的周期一致，且保持8個數據位長度。在輸出部分，TSSP_INDEX輸出訓練序列與O-OFDM符號疊加后的數據坐標序號。

4．3 幀同步仿真實現及性能分析
幀同步模塊的外部接主要端口說明：INEN同步的輸入數據有效信號，與數據同步；BITINREC：處理后的接收信號；BITINTSG：本地訓練序列；CORRLETAIONSUM：幀同步輸出數據；INDEX：幀同步輸出數據的坐標序號；OUTEN：幀同步后輸出數據有效信號。
Modelsim仿真軟件得到仿真結果如圖11所示。CORRLETAIONSUM為接收信號經過處理得到的BITINREC與本地訓練序列BITINTSG進行互相關運算的累加和，DOUTEN為幀同步后(即相關運算累加和值大于預設門限值)，同步拉高。圖12為幀同步歸一化Matlab仿真圖。從圖11中可以看出，輸出信號CORRLETAIONSUM與圖12中的相關峰值歸一化結果基本一致，驗證了幀同步算法在FPGA上實現的可能。判斷依據是在圖11中有個DOUTEN信號和INDEX信號，其中DOUTEN信號表示的搜索到最大值時刻進行同步信號拉高處理，INDEX信號為幀同步相關后的坐標序號輸出值。在DOUTEN信號輸出電平拉高的時候，剛好INDEX信號的值為153，而相同參數下Matlab仿真的波形輸出最大值的坐標也為153，當這兩個值相等的時候，可以判斷兩個仿真波形輸出是一致的。

5 結語
本文設計的重點和難點是疊加訓練序列設計、FPGA平臺的構建，研究了疊加訓練序列光OFDM幀同步算法。并詳細闡述了各模塊的具體FPGA實現方法，提高了同步的精度。最終通過Matlab和Modelsim完成了目標算法的工程實現。驗證了幀同步算法在FPGA上實現的可能，將逐步被應用于各種工程中。