HDB3編碼器ASIC的設計
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2．3 “V”碼極性糾正模塊
由于插入“B”模塊的存在，使得“V”碼的極性與前一非“0”符號的極性不能保持一致。因此，需要加一個“V”碼極性糾正模塊，在該模塊中，有兩個數據輸入端，一個是信息代碼，另外一個是記錄“B”碼極性的標志。當標志為“01”和“11”時，分別表示此刻插入“B ”碼極性是“-”和“+”。設計思路：當標志是“01”，且緊接著“B”碼后的第一個“V”碼極性是“+”時，就讓“+V”替換成“-V”輸出，同理，當標志是“11”，且緊接著“B”碼后的第一個“V”碼極性是“-”時，就讓“-V”替換成“+V”輸出，其他的狀態都保持原樣輸出。該模塊門級電路見圖5。本文引用地址：http://www.j9360.com/article/153462.htm
3 HDB3編碼器仿真結果分析
仿真結果見圖6，當輸入的原始信息代碼串“10101100000110000100001100001100111000011110000”經過插入“V”模塊后，原始的信息代碼串被轉換成正負交替的極性碼(其中“V”碼除外，因為“V”碼的極性和前一非“0”碼的極性相同)，輸出信號codeoutv為：“60206 200030620003600072600072600262000362620003”，并作為插入“B”模塊的輸入信號，其輸出信號為codeoutb，根據要求將對該串信息代碼插入破壞碼(“B”)，在插入破壞碼后，使得“V”碼的極性不符合HDB3編碼的規則，因此在該模塊中增加了“B”碼極性的標志輸出，該標志在“V”碼極性糾正模塊中將codeoutb信息代碼的“V”碼極性進行糾正，最后輸出端codeout的輸出結果為：“6020620003062500760007261 0032610262000362625007”。
4 結語
該HDB3編碼芯片的設計采用了優化技術和巧妙的邏輯電路設計，通過仿真和硬件驗證，它可以有效消除傳輸信號中的直流成分和很小的低頻成分，實現了基帶信號在基帶信道中直接傳輸與提取，并能很好地提取定時信號。最后采用0．25μm的硅柵工藝繪制版圖，很大程度上減小了版圖面積，且工藝先進、性能穩定，芯片可廣泛應用于數字通信領域。
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