FPGA高速收發器設計原則

高速收發器(SERDES)的運用范圍十分廣泛， 包括通訊、計算機、工業和儲存，以及必須在芯片與芯片/模塊之間、或在背板/電纜上傳輸大量數據的系統。但普通高速收發器的并行總線設計已無法滿足現在的要求。將收發器整合在FPGA中，成為解決這一問題的選擇辦法。
　　高速設計用FPGA
　　具備嵌入式數Gb收發器的低功耗FPGA架構，它能讓設計人員利用高生產率的EDA工具提供實體層和邏輯層建構模塊，研發出低成本的小型系統，使得設計師能夠快速解決協議和速率的變化問題，以及為了提高性能和增加新功能時，必須進行設計修改所面臨的重新編程問題，這些迫切需求的靈活性無法在ASIC和ASSP方案中獲得。FPGA提供了一種單芯片解決方案，克服了多芯片方案中的互通作業、布線和功率問題。FPGA中的收發器在克服訊號完整性問題的同時，也能工作在一系列不同的系統或協議環境中。
　　收發器選擇考慮
　　收發器的選擇對于要獲得所需的功能設計而言相當關鍵。設計師必須在設計初期階段就分析收發器的功能和性能，并融合頻寬需求、協議、多媒體類型、EMC和互通作業性所決定的設計準則指導選擇。收發器的選擇應該包括規格的符合性驗證；針對抖動、噪音、衰減和不連續性等不利條件下的免疫能力或補償能力；以及應用中的傳輸媒介的類型。根據目前多數組件存在的收發器錯誤紀錄，不難發現將混合訊號收發器整合在數字電路FPGA中僅取得了有限的成功。因此，系統設計師在驗證市場需求時要特別小心，要緊盯著制程、電壓、溫度、核心以及I/O端口，還有硅芯片生產能力等各方面的驗證工作。
　　評估收發器發射性能的重要工具是眼圖。這是建構在一系列分層PRBS周期上的發射機波形圖量度。透過利用眼狀模板，眼圖可用來顯示特定指針的符合性。如果波形沒有侵占眼圖模板的張開區，通常意味著它符合抖動、噪音和幅度指針。另外，為確保采用隨機性較高的PRBS序列，并將在示波器上擷取的波形采樣數量減到最少，以便它們不會被錯誤地表征較差的PRBS性能，需要一個非常謹慎的方案。
　　在決定生產制程時，收發器眼圖性能更顯重要。在選擇正確組件時還有下述許多其它因素要考慮。
　　訊號完整性
　　對芯片內或芯片與模塊間的通訊來說，無論通訊是透過背板、電纜還是同一電路板上的直接連接，具有嵌入式收發器的FPGA都是理想的選擇。用串行收發器取代平行高速總線可簡化系統設計。在速度高時，并行總線容易遭受干擾和串擾，使得布線相當復雜，有時甚至無法實現。而極具強韌性的串行收發器能簡化布局設計，減少零組件和連接器數量，還能減少PCB層數。在具有相同的總線頻寬時，串行接口的功耗也比并行端口小。
　　但收發器的更高數據率意味著非理想的傳輸線效應會使布線更加困難。人們普遍采用FR4板進行PCB設計，因為FR4的制造通常采用玻璃纖維和環氧材料，因此具有容易制造、阻燃、易鉆孔、低成本等特點。遺憾的是，當數據率較高時，各層中的銅線會產生‘趨膚效應’，高頻訊號掠過導體的表面，減少了傳導區域，增加了訊號衰減。FPGA設計師通常對數Gb訊息信道中傳送的訊號頻率點了解較少，由于FR4介電材料本身對衰減的影響就極大，在只有幾Gb的數據率上，衰減有可能超過20dB。為了克服這些問題，具有收發器的Stratix II GX FPGA包含了發射機和接收機內部的一些功能，可繼續使用便宜的FR4 PCB材料。
　　預加重
　　在數Gb速率時，設計師無法簡單地透過放大訊號解決訊號損失問題，因為這將增大功耗并引起眼圖的閉合。眼圖閉合可能是由發射緩沖的阻抗變壞所引起。在布局上或連接器中，反射能量的強度呈現出近端的不連續性。預加重透過加重任何訊號變化后的第一個數據符號來對發射訊號進行預失真處理，消除訊息信道中脈沖響應的前端過沖和后沿拖尾。
　　Stratix II GX收發器提供可程序的預加重功能，允許用戶根據傳輸媒介和驅動能力，在3個抽頭中選取每個抽頭13級中的任意一級。最大的預加重為500%，這對張開1.25m Molex GbX背板上速率為6.25Gbps的眼圖來說已經足夠。