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基于FPGA-SPARTAN芯片的CCD的硬件驅動電路設計

作者: 時間:2010-09-14 來源:網絡 收藏

  在感光階段即A的上升沿階段,P1,P2,P3,P4保持不變,感光陣列和幀存儲區之間為阻斷態,兩者之間不會發生電荷轉移現象。但感光陣列接受外界光源照射會積累電荷,在電荷積累的同時,在讀出寄存器時鐘L1,2的控制下,會首先讀出一行電荷。當讀完第1行信號之后,會進行1次行轉移。在寄存器時鐘的控制下,寄存器時鐘M1中的信號會轉移給寄存器M2,然后再次轉移到寄存器M3,M4。行轉移時,讀出寄存器時鐘L1,L2不變,無像元信號輸出。在行轉移結束之后,進行第2行電荷的讀出;每讀出1行信號,進行1次行轉移,如圖3所示,如此循環1056次則感光階段完成。轉移階段即為門控時鐘A的下降沿階段,如圖4所示。幀轉移控制信號P1,P2,P3,P4與行轉移控制信號M1,M2,M3,M4相同,且一直有效。讀出寄存器時鐘L1,L2無效,不輸出數據。在幀轉移結束之后,進入感光階段,存儲區首先進行1次行轉移,開始信號的輸出,同時感光區像元進入電荷積累。這樣就構成了TH7888A工作的1個周期。

  

  主時鐘脈沖周期定為50 ns,然后主時鐘通過4分頻產生L和R。L作為基礎波形會在以后產生和控制L1,L2和M類波形時使用,L的占空比為2:2,R的占空比為3:1。給L建一個循環記數器CL,它的范圍為0~1 065,在感光階段即A的上升沿階段當CL小于1057的時候L1=L其余階段L1為低電平,L1取反為L2;當1057

  



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