用VHDL/VerilogHD語言開發PLD/FPGA的完整流程為：

　　1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

　　2.功能仿真：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確(也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真)

　　3.邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。邏輯綜合軟件會生成.edf(edif)的EDA工業標準文件。

　　4.布局布線：將.edf文件調入PLD廠家提供的軟件中進行布線，即把設計好的邏輯安放到PLD/FPGA內

　　5.時序仿真：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。(也叫后仿真)

　　6.編程下載：確認仿真無誤后，將文件下載到芯片中

　　通常以上過程可以都在PLD/FPGA廠家提供的開發工具(如MAXPLUSII，Foundation，ISE)中完成，但許多集成的PLD開發軟件只支持VHDL/Verilog的子集，可能造成少數語法不能編譯，如果采用專用HDL工具分開執行，效果會更好，否則這么多出售專用HDL開發工具的公司就沒有存在的理由了。