可編程技術勢在必行——用更少的資源實現更多功能、隨時隨地降低風險、使用可編程硬件設計平臺快速開發差異化產品——驅使人們不斷探索能夠提供更大容量、更低功耗和更高帶寬的 FPGA 解決方案，用來創建目前 ASIC 和 ASSP 所能提供的系統級功能。

　　賽靈思已經開發出一種創新型 FPGA 設計和制造方法，能夠滿足“可編程技術勢在必行”的兩大關鍵要求。堆疊硅片互聯技術是新一代 FPGA 的基礎，不僅超越了摩爾定律，而且實現的功能能夠滿足最嚴格的設計要求。利用該技術，賽靈思縮短了批量交付最大型 FPGA所需的時間，從而可以滿足最終客戶的批量生產需求。本白皮書將探討促使賽靈思開發堆疊硅片互聯技術的技術及經濟原因，以及使之實現的創新方法。

　　介紹

　　隨著 FPGA 的作用在系統設計中日益凸顯，設計日趨龐大和復雜，需要更大的邏輯容量和更多的片上資源。到日前為止，FPGA 主要遵循摩爾定律的發展速度來應對這種需求，每一代新工藝技術增加近兩倍的邏輯容量。然而，要跟上當今高端市場的需求增長步伐，就需要必須超越摩爾定律。

　　每一代FPGA 新推出時， 那些FPGA 技術最積極的采用者，總是急切盼望著率先采用其中容量最大、帶寬最高的器件。但是，在產品生命周期的早期階段構建大型 FPGA 器件存在的種種挑戰，將會限制器件批量供貨的能力，無法滿足這些客戶的量產需求。這是因為實現可重編程技術的電路開銷會影響最大型 FPGA 器件的可制造性，進而影響供貨。在新工藝節點的初期階段，缺陷密度較高，芯片良率會隨芯片尺寸的增加而迅速下降。隨著制造工藝的成熟，缺陷密度降低，大型芯片的可制造性會顯著提升。

　　因此，雖然最大型的 FPGA 器件在產品推出時供貨不足，但隨著時間的推移，最終可以成批供貨，滿足最終客戶的批量需求。為順應“可編程技術勢在必行”這一發展趨勢，少數處于領先地位的客戶要求賽靈思在產品推出后盡快為他們提供批量生產所需的最大型 FPGA 器件。

　　例如，通信市場要求 FPGA 集成數十個串行收發器以及更多互聯邏輯和block RAM，以支持高級數據處理和流量管理，同時外形尺寸和功耗還應不超過目前的水平。為獲得先發優勢，設備制造商希望能夠盡快啟動新產品的生產。

　　為了滿足上述需求，賽靈思采用創新方法構建FPGA， 使其與最大型 FPGA 芯片相比，帶寬和容量相當甚至更高，同時還具備小型芯片加速批量生產的制造和快速上市優勢。。這些優勢的實現得力于堆疊硅片互聯技術。該技術使用帶微凸塊的硅中介層和硅通孔 (TSV)，將多片容易制造的 FPGA 芯片Slice 集成在單個封裝內。

　　多個 FPGA 互聯面臨的挑戰

　　堆疊硅片互聯技術解決了之前試圖通過將兩個或多個 FPGA 進行邏輯互聯，創建出更大型的“虛擬 FPGA”，最終實現復雜設計時遇到的種種挑戰：

• 　　可用 I/O 數量有限，不足以連接用以供分區設計中不同 FPGA 間信號傳輸的復雜網絡，同時也難以連接 FPGA 到系統其它器件;
• 　　FPGA 間信號傳輸造成的時延會限制性能;
• 　　使用標準的器件 I/O 來創建多個 FPGA 之間的邏輯連接會增加功耗。

　　主要挑戰：有限的連接功能與帶寬

　　SoC設計由數百萬個走線復雜的門電路連接構成，走線網絡的形式包括多條總線、復雜的時鐘分配網絡和眾多控制信號。要成功地將 SoC 設計在多個FPGA 間進行分區，就需要大量的 I/O 來實現在 FPGA 之間延伸的網絡。采用總線寬達 1,024 位的 SoC 設計，即便使用可用引腳數最多的 FPGA 封裝，工程師都必須采用效率較低的數據緩存及其他設計優化手段，來實現高性能總線和其他關鍵路徑所需的成千上萬條線路的一對一連接。

　　封裝技術是造成這種 I/O限制的主要因素。目前最先進的封裝技術能夠提供約 1,200 個I/O 引腳，遠遠低于要求的 I/O 總數。

　　在芯片層，I/O 技術還存在另一項限制，因為每一代新工藝節點的 I/O 資源發展速度跟不上互聯邏輯資源的發展速度。與用于構建 FPGA 核心的可編程邏輯資源的晶體管相比，構成器件 I/O 結構的晶體管必須更大，才能提供電流和承受芯片間 I/O 標準規定的電壓。因此，增加芯片上的標準 I/O 數量不是實現多個 PFGA 芯片互連的可行解決方案。

　　主要挑戰：時延過大

　　時延增大是多個FPGA 實現的另一個問題。標準器件 I/O 帶來的引腳間延遲會降低多個 FPGA 上的整體電路性能。另外，通過在標準 I/O 上采用時域多路復用 (TDM) 和在每個 I/O 上運行多個信號，來增加虛擬引腳數，這會帶來更大的時延，進而將 I/O 速度降低4~32倍甚至更多。速度降低通常對 ASIC 原型設計和仿真來說是可以接受的，但對終端產品應用來說往往速度過慢。

　　主要問題：功耗增大

　　時域多路復用方法也會帶來更大的功耗。標準器件 I/O 引腳用于驅動多個 FPGA 間通過 PCB 走線實現的數百個封裝互聯，比用于連接單芯片上邏輯網絡時的功耗更大。

　　同樣，多芯片模塊 (MCM) 技術也能通過將多個 FPGA 芯片集成于單個封裝中來減少尺寸，并受困于有限的 I/O 數量、時延增大和功耗增加等同樣的限制。

　　賽靈思堆疊硅片互聯技術

　　為了克服這些限制和障礙，賽靈思已經開發出一種新的方法來實現大容量 FPGA 的批量生產。該新型解決方案能夠大量增加連接的數量，實現多個芯片間的高帶寬連接。與多個FPGA方法相比，還能顯著降低時延和功耗，同時能在單個封裝中集成大量互聯邏輯和片上資源。

　　在 FPGA 系列的密度范圍內，中密度器件是“最佳選擇”。這是因為與前代器件相比，同一芯片尺寸上的容量和帶寬有顯著提升，而與同一系列中的最大型器件相比，它們能夠在 FPGA 產品生命周期的早期階段就可以交付。因此，通過將多個這種芯片集成到單個器件內，就可以達到并超過最大型單片器件所提供的容量和帶寬，但同時又具有小型芯片的生產優勢和即時量產優勢。