a一级爱做片免费观看欧美,久久国产一区二区,日本一二三区免费,久草视频手机在线观看

博客專欄

EEPW首頁 > 博客 > 實驗8:4位奇偶校驗器

實驗8:4位奇偶校驗器

發布人:xiaxue 時間:2023-10-09 來源:工程師 發布文章

Warning: file_get_contents(https://www.eetree.cn/wiki/_media/4%E4%BD%8D%E5%A5%87%E5%81%B6%E6%A0%A1%E9%AA%8C%E5%99%A8%E7%9C%9F%E5%80%BC%E8%A1%A8.png?w=300&tok=02a86b): failed to open stream: HTTP request failed! HTTP/1.1 403 Forbidden in /var/www/html/www.edw.com.cn/www/rootapp/controllersspace/ArticlesmanageController.php on line 270 Warning: file_get_contents(https://www.eetree.cn/wiki/_media/%E9%80%BB%E8%BE%91%E7%94%B5%E8%B7%AF4%E4%BD%8D%E5%A5%87%E5%81%B6.png?w=300&tok=64a86f): failed to open stream: HTTP request failed! HTTP/1.1 403 Forbidden in /var/www/html/www.edw.com.cn/www/rootapp/controllersspace/ArticlesmanageController.php on line 270

實驗目的
  • (1)熟悉和掌握FPGA開發流程和Lattice Diamond軟件使用方法;
  • (2)通過實驗理解和掌握奇偶校驗器原理;
  • (3)掌握用Verilog HDL描述奇偶校驗器的方法。
實驗任務

設計一個4位奇偶校驗器電路。要求當輸入的4位二進制碼中有奇數個“1”時,輸出為“1”,否則輸出為“0”。

實驗原理

奇偶校驗,即判斷輸入變量中1的個數。當輸入變量中1的個數是奇數時,輸出為1。當輸入變量中1的個數是偶數時,輸出為0。真值表及邏輯表達式如下所示:

Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’
經過化簡得到:Y=A⊕B⊕C⊕D


邏輯電路

Verilog HDL建模描述

4選1多路選擇器程序清單mult4.v

  module parity4   (
     input wire a,b,c,d,           //定義4個輸入
     output wire led    	        //定義奇偶校驗輸出結果對應的led
   );
   assign led = a^b^c^d;		//根據邏輯表達式賦值
  endmodule
實驗步驟
  1. 打開Lattice Diamond,建立工程。
  2. 新建Verilog HDL設計文件,并鍵入設計代碼。
  3. 綜合并分配管腳,將輸入信號(a,b,c,d)分配至撥碼開關(M7,M8,M9,M10),將輸出信號led分配至板卡上的LED(N13)。
  4. 構建并輸出編程文件,燒寫至FPGA的Flash之中。
  5. 改變撥碼開關,觀察輸出結果。


*博客內容為網友個人發布,僅代表博主個人觀點,如有侵權請聯系工作人員刪除。



關鍵詞: 奇偶校驗器

技術專區

關閉