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實驗13：JK觸發器
- 實驗目的（1）熟悉和掌握FPGA開發流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握JK觸發器原理；（3）學習用Verilog HDL語言行為機描述方法描述JK觸發器電路。實驗任務本實驗的任務是設計一個JK觸發器實驗原理帶使能端RS鎖存器的輸入端R=S=1時，鎖存器的次態不確定，這一因素限制了其應用。為了解決這個問題，根據雙穩態元件兩個輸出端互補的特點，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構成了J-K鎖存器。Verilog HDL建模描述用行為級描述實現的帶異步
- 關鍵字： JK觸發器 FPGA Lattice Diamond Verilog HDL
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jk觸發器介紹
邊沿JK 觸發器:
電路結構:
采用與或非電路結構，屬于下降沿觸發的邊沿JK觸發器，如圖7.6.1所示。
工作原理
1.CP=0時，觸發器處于一個穩態。
CP為0時，G3、G4被封鎖，不論J、K為何種狀態，Q3、Q4均為1，另一方面,G12、G22也被CP封鎖,因而由與或非門組成的觸發器處于一個穩定狀態，使輸出Q、Q狀態不變。
2.CP由0變1時，觸發 [ 查看詳細 ]
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