- 在應用FPGA進行DDS系統設計過程中，選擇芯片的運行速度優化和資源利用優化常常是相互矛盾的，從發展趨勢和運算要求看，系統速度指標的意義比面積指標更趨重要。基于此，介紹了一種流水線結構來優化傳統的相位累加器，在QuartusⅡ開發環境下搭建系統模型、仿真及下載，并采用嵌入式邏輯分析儀分析和驗證了實驗結果。該系統可以完成多位頻率控制字的累加，能夠產生正弦波、方波和三角波，具有良好的實時性。
- 關鍵字：
流水線相位累加器 DDS FPGA
流水線相位累加器介紹
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