解析高速PCB設(shè)計中的時序分析及仿真策略

• 　　在網(wǎng)絡(luò)通訊領(lǐng)域，ATM交換機、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關(guān)設(shè)備中，系統(tǒng)數(shù)據(jù)速率、時鐘速率不斷提高，相應(yīng)處理器的工作頻率也越來越高;數(shù)據(jù)、語音、圖像的傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mbps，數(shù)百兆乃至數(shù)吉的背板也越來越普遍。數(shù)字系統(tǒng)速度的提高意味著信號的升降時間盡可能短，由數(shù)字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設(shè)計問題也變得越來越突出。當(dāng)信號的互連延遲大于邊沿信號翻轉(zhuǎn)時間的20%時，板上的信號導(dǎo)線就會呈現(xiàn)出傳輸線效應(yīng)，這樣的設(shè)計就成為高速設(shè)計。高速問題的出現(xiàn)給硬件設(shè)計帶來了更大的挑戰(zhàn)，有許多從邏
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