- 給出了DPLL的基本概念，闡述了DPLL的缺點，并結合最新的模擬鎖相和數字鎖相技術，提出了一種基于FPGA的全新鎖相倍頻系統的設計方法，簡單地介紹了設計的思路、原理及其算法，并對該方案的性能進行了分析，給出了仿真波形。
- 關鍵字：
DPLL 鎖相倍頻系統 模擬鎖相 數字鎖相
- 介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現。
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VHDL 數字鎖相環 FPGA
- Analog Devices, Inc.(NASDAQ：ADI)全球領先的高性能信號處理解決方案供應商，近日推出搭載時鐘乘法器的多重服務型自適應四通道時鐘轉換器AD9554，該器件可以為多種系統提供抖動清除和同步功能，包括同步光纖網絡(SONET/SDH)。與維持多個器件不同的時鐘配置相比，其輸入端嵌入的交叉點開關帶來了更大的靈活性，降低了擁有成本。AD9554功耗僅為940 mW，同時還能在430 kHz至941 MHz的輸出范圍內產生最多8個輸出時鐘，與4個2 kHz至1 GHz外部輸入參考時鐘同
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ADI AD9554 DPLL
- 摘要：應用數字處理技術，研究了基于DSP的數字化控制的中頻逆變電源。給出了基于IGBT的主電路拓撲結構，分析了其控制原理，采用基于TMS320F2407型DSP為核心的控制系統，實現串聯諧振中頻逆變電源的數字化控制，以滿足系統控制的實時性和靈活性要求。研制了一臺10kW/10kHz的逆變電源樣機進行實驗，實驗結果驗證了設計的有效性和可行性。
- 關鍵字：
逆變電源 DSP IGBT 串聯諧振 DPLL 201310
- 針對目前廣泛對高精度頻率源的需求，利用FPGA設計一種恒溫晶振頻率校準系統。系統以GPS接收機提供的秒脈沖信號為基準源，通過結合高精度恒溫晶振短期穩定度高與GPS長期穩定特性好、跟蹤保持特性強的優點，設計數字鎖相環調控恒溫晶振的頻率。詳細闡述系統的設計原理及方法，測試結果表明，恒溫晶振的頻率可快速被校準到10 MHz，頻率偏差小于0．01Hz，具有良好的長期穩定性，適合在多領域中作為時間頻率的標準。
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頻率校準 恒溫晶振 數字鎖相環 FPGA
- 摘要：針對跳頻通信系統有固有噪聲的特點，結合DDS+DPLL高分辨率、高頻率捷變速度的優點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進行設計綜合，提出了一種新型的跳頻信號源。結果表明，該設計中DPLL時鐘可達到12
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FPGA DPLL DDS 跳頻信號源
- 在數字通信系統中，同步技術是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監測輸入碼元信號，確保收發同步，而且在獲取幀同步及對接收的數字碼元進行各種處理的過程中也為系統提供了一個基準
- 關鍵字：
FPGA DPLL 位同步時鐘
- 本文簡要介紹了在FPGA中實現全數字鎖相環(DPLL)的原理與方法，以解決在同步串行數據通信時的同步時鐘不穩定時的快速恢復問題； 并重點介紹了采用可控模數分頻器實現的數字鎖相環中寬頻帶捕獲的方法與實現過程。
- 關鍵字：
DPLL FPGA 數字環路濾波器 時鐘恢復 寬頻帶
- 摘要: 本文簡要介紹了在FPGA中實現全數字鎖相環(DPLL)的原理與方法，以解決在同步串行數據通信時的同步時鐘不穩定時的快速恢復問題； 并重點介紹了采用可控模數分頻器實現的數字鎖相環中寬頻帶捕獲的方法與實現過程。關鍵詞: DPLL；FPGA；數字環路濾波器；時鐘恢復；寬頻帶
引言數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統的模擬電路實現的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環路帶寬和中心頻率編程可調、易于構建高階鎖相環等優
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DPLL 單片機 寬頻帶 嵌入式系統 數字鎖相環
- 摘 要：本文提出了一種利用邊沿觸發鑒相縮短鎖相環捕獲時間的方案，并詳細介紹了該方案基于FPGA的實現方法。通過對所設計的鎖相環進行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環的捕獲性能。關鍵詞：數字鎖相環(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環的一個重要參數，指的是鎖相環從起始狀態到達鎖定狀態所需時間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發生快速變化(每秒幾百次到幾千次，甚至高達上萬次)，要求鎖相環能夠對信號相位快速捕獲。因此
- 關鍵字：
FPGA VHDL 捕獲時間 數字鎖相環(DPLL)
- 摘 要：本文介紹了一種基于嵌入式微控制器MSP430構建的嵌入式同步時鐘系統的設計與實現方案，在實現了網絡時鐘同步的基礎上又提供了方便易用的網絡管理接口。關鍵詞：同步時鐘；MSP430單片機；數字鎖相環；CPLD同步時鐘系統是同步設備中實現同步通信的核心，因此，要實現數字同步網的設備同步就要求同步時鐘系統一方面要能提供精確的定時同步，另一方面還要能方便實現網絡管理中心對同步時鐘的管理。本文詳細介紹了利用嵌入式微控制器MSP430單片機和數字鎖相環(DPLL)來實現嵌入式
- 關鍵字：
CPLD MSP430單片機 數字鎖相環 同步時鐘
- 摘 要：本文介紹了一種基于嵌入式微控制器MSP430構建的嵌入式同步時鐘系統的設計與實現方案，在實現了網絡時鐘同步的基礎上又提供了方便易用的網絡管理接口。關鍵詞：同步時鐘；MSP430單片機；數字鎖相環；CPLD同步時鐘系統是同步設備中實現同步通信的核心，因此，要實現數字同步網的設備同步就要求同步時鐘系統一方面要能提供精確的定時同步，另一方面還要能方便實現網絡管理中心對同步時鐘的管理。本文詳細介紹了利用嵌入式微控制器MSP430單片機和數字鎖相環(DPLL)來實現嵌入式
- 關鍵字：
CPLD MSP430單片機 數字鎖相環 同步時鐘
- 摘要：本文在說明全數字鎖相環的基礎上，提出了一種利用FPGA設計一階全數字鎖相環的方法，并給出了關鍵部件的RTL可綜合代碼，并結合本設計的一些仿真波形詳細描述了數字鎖相環的工作過程，最后對一些有關的問題進行了討論。關鍵詞：全數字鎖相環；DPLL；FSK；FPGA 引言鎖相環(PLL)技術在眾多領域得到了廣泛的應用。如信號處理，調制解調，時鐘同步，倍頻，頻率綜合等都應用到了鎖相環技術。傳統的鎖相環由模擬電路實現，而全數字鎖相環(DPLL)與傳統的模擬電路實現的PLL相比，具有精度高且不受溫度和電壓影響，環路
- 關鍵字：
DPLL FPGA FSK 全數字鎖相環
數字鎖相環(dpll)介紹
隨著數字電路技術的發展，數字鎖相環在調制解調、頻率合成、FM 立體聲解碼、彩色副載波同步、圖象處理等各個方面得到了廣泛的應用。數字鎖相環不僅吸收了數字電路可靠性高、體積小、價格低等優點，還解決了模擬鎖相環的直流零點漂移、器件飽和及易受電源和環境溫度變化等缺點，此外還具有對離散樣值的實時處理能力，已成為鎖相技術發展的方向。鎖相環是一個相位反饋控制系統，在數字鎖相環中，由于誤差控制信號是離散的數字信號 [
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