CDMA系統的一個關鍵問題是PN碼的同步問題，尤其是對同步建立時間有嚴格限制，如何進行PN碼的快速同步，這不僅需要合適的算法，還需 要有與算法相適應的硬件。這種算法對實時性要求相當高，選用FPGA是一種不錯的選擇。目前，FPGA的運算能力幾乎是不受限制的，完全可以并行處理，而目前推出的片上邏輯資源可達數百萬門級的FPGA，能夠滿足我們的實時運算要求。3G系統的另一個特點是在擴頻調制前和解擴后，信息符號的速率比較低，對這種信號的基帶處理可以使用常規DSP器件完成。例如TI公司的TMS320C6416，其時鐘速率可達到600MHz，指令周期低至ns，接口資源豐富，本身含有Viterbi譯碼、Turbo譯碼的協處理器，功能強大，降低了原本很耗資源的Viterbi澤碼和Turbo譯碼算法。我們在工程樣機上運行時做測試，192比特的（4，1，9）Viterbi譯碼的譯碼時間＜0.1ms。

　　基于以上考慮，我們考慮一種名為DSP+FPGA的一體化結構，這種結構可以滿足對控制能力和實時信號處理都有一定要求的系統。它最大的特點是結構靈活，有較強的通用性，適于模塊化設計，能夠提高算法效率，同時，它開發周期較短，系統易于維護和擴展，適合于實時信號處理。這種結構以DSP為主處理器，FPGA為從處理器，在功能分配上，DSP完成控制和低速通信信號處理，FPGA則主要完成實時性要求較高的算法運算，一些用于通道連接的接口也在 FPGA中實現。圖2給出了一體化單元中DSP和FPGA在功能上的具體分配。

圖2　一體化單元中DSP和FPGA功能具體分配

　　3、一體化實現的有關問題

　　3.1　軟件配置

　　軟件配置是指軟件的配置和加載。軟件包括每種3G移動通信信號基帶處理的DSP程序和FPGA程序，這些程序統一存儲在存儲單元中，存儲介質選用通用的flash存儲器，當使用某種體制時，就把其對應的程序加載到DSP和FPGA中。

　　在實現配置時，目前，比較通用的做法是將存儲單元與DSP以總線方式相連，作為DSP的外部數據空間。這樣，DSP程序的存儲可以借助于DSP 本身的開發環境燒錄到flash中，加載時，把DSP程序直接從flash中引導到DSP內部程序空間執行即可。對于FPGA，其軟件配置則要在DSP的配合下完成。存儲時，首先將FPGA程序在其開發環境中轉化為通用的格式，然后借助于DSP燒錄到flash中，加載時，也是先把FPGA程序逐字節或逐字讀入DSP中，然后按照FPGA程序的加載時序寫入FPGA。

　　另外一種可行方法是將flash通過總線（如PCI總線）與PC相連，通過總線對FPGA進行動態配置，這是最靈活、最方便的方法。配置文件可放在系統中的任何地方，需要配置時，在CPU或嵌入式系統的控制下，把配置文件讀出后透過PCI總線對指定的FPGA和DSP芯片實施配置。

　　3.2　變頻/射頻單元

　　軟件無線電要求減少功能單一、靈活性差的硬件電路，尤其是減少模擬環節，使數字化（A/D、D/A變換）盡量靠近天線。對一體化單元來說，最理想的情況是射頻低通采樣數字化，將模擬電路的數量降到最低。但是，對工作在2GHz左右的3G移動終端來說，其采樣速率至少要在4GHz，這樣高的采樣速率，A/D/A很難達到，后續的數字信號處理器也很難滿足要求，因此，我們可考慮采用中頻帶通采樣軟件無線電結構[5]。

　　對這兩種體制來說，如果射頻單元都設置在一個模塊內，很難實現。因為頻段太寬，濾波器很難實現。我們可以采用不同的模塊，對于不同的信號，直接更換射頻模塊就可以了。數字下變頻器可采用AD公司的AD6652，實現中頻（IF）數據下變頻和多載波收發器內的數字信號處理。它通過將12位雙ADC的輸出直接耦合到一個片內四通道多模式數字RSP，從而減少PCB面積，并且能提高信號完整性。該器件適用于單載波和多種無線電結構，可以定制，以適合指定的無線電標準。對于數字上變頻器，可以采用AD公司的AD6633，它是ADI公司首款采用波峰因數降低技術的數字上變頻器，它適用于 CDMA2000、WCDMA、TD-SCDMA等3G無線發送器。AD6633以125MSPS速度工作，并且可處理4或6個通道，它能通過降低波峰因數來防止信號失真。AD6633還具有可編程寬帶通道濾波器，以適應CDMA2000、WCDMA或TD-SCDMA標準，使制造商能夠使用一個器件跨越多種平臺。