Cadence與Mentor Graphics通過SystemVerilog驗證方法學實現協作
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Cadence與Mentor已經投入技術和資源開發該方法學和基礎庫。該方法學將會按照標準源代碼開放的許可證方式提供，即Apache TM License, Version 2.0.
加快SystemVerilog的采用
“OVM解決了當前SystemVerilog應用中面臨的一個重大問題，”Mentor Graphics Design公司驗證及測試業務部副總裁兼總經理Robert Hum說。“客戶希望他們在驗證上面的投入能夠在未來重新利用。這種方法學能夠使用于各類廣泛應用的模擬器和驗證工具，客戶將對開始使用的SystemVerilog充滿信心。”
OVM以及支持的類庫包含了基本的應用功能，這對建造高級面向對象的、覆蓋驅動型驗證環境，以及SystemVerilog中的可復用VIP是非常必要的。OVM將驗證實踐嵌入其方法學和庫中，降低了使用SystemVerilog的復雜性。OVM將會大幅縮短創建驗證環境所需的時間，容易地集成驗證IP，并保證代碼的可移植性和復用。
“隨著現在電子器件越來越復雜，工程師面臨愈來愈大快速應用驗證方法的巨大壓力，”Cadence驗證部執行副總裁兼總經理Moshe Gavrielov說。“通過OVM，Cadence和Mentor提供了一種有效的、基于SystemVerilog的、不受工具約束的解決方案，幫助我們的共同客戶解決重要的設計難題。整個產業都將從中獲益，享受更高程度的相互協作、驗證IP開發和復用，以及集成的易用性。”
源碼開放許可證簡化了IP開發與發布
與其它一些同類產品不同，OVM庫將是源碼開放的，兼容于SystemVerilog IEEE-1800，可移植于任何支持該IEEE標準的模擬器。它依照Apache 2.0授權條款，易于用戶和IP開發者重載OVM代碼或衍生代碼，并獲得多家EDA供應商的支持。
“業界明顯都在積極使用SystemVerilog進行功能驗證，通過開源方法學，在EDA行業內提供更高的相互協作，將會進一步加快這一的趨勢，”Denali Software公司CEO兼總裁Sanjay Srivastava說。“可移植性是關鍵，而OVM通過多供應商支持解決了這個問題。OVM與庫非常吸引我們廣泛的驗證IP客戶群，我們將會通過現有的對SystemVerilog和AVM的支持鼓勵迅速向OVM的轉型。我們已經投入巨資開發一種尖端的SystemVerilog流程，用于我們自己的設計IP產品，并且將會利用OVM進一步提高我們的SystemVerilog領先地位。”
“OVM提供了我們一直期待的東西：一個單一的開放、強大而又可互用的驗證方法學，”塞爾維亞貝爾格萊德市的HDL Design House公司總裁Predrag Markovic說。“這大大簡化了我們的開發和支持過程，并且將會加快將VIP和驗證環境組件遞交給我們的客戶。現在，客戶將可以從即插即用型驗證IP中獲益。這對所有人來說都是雙贏的結果。”
對基于事務處理的建模和系統級驗證的內在支持
OVM支持SystemVerilog的事務級提取和RTL的獨特組合，以及和其它支持系統級設計和驗證的高級語言的混合應用。下一代系統級芯片（SoC）設計已經提高了事務處理級建模和驗證領域的需求。不斷提高的需求包括需要結合基于軟件模擬、基于硬件的驗證平臺，以及已建立的事務處理級接口標準。
“隨著復雜SoC設計的需求不同的驗證技術，Doulos致力于成為OVM培訓的首要供應商，”Doulos CEO Robert Hurley說。“Cadence與Mentor提供一種植根于IEEE 1800、支持事務級建模、EDA工具相互協作，并相互支持VIP的的承諾，與我們通過培訓支持全球客戶，讓他們發揮OVM的最大效用的承諾是一致的。”
供應情況
OVM預計將于2007年第三季度向某些客戶預先發布。包含方法學和支持庫的成品版正式發布預計為今年第四季度。2008年預計將會添加更多的新功能。Cadence與Mentor已經共同協作，保證OVM將可以在他們的模擬器上運行，并且可以向下兼容他們現用的環境，如Mentor Graphics的AVM，以及Cadence的Incisive? Plan-to-Closure Methodology (URM 模塊)。 linux操作系統文章專題:linux操作系統詳解（linux不再難懂）
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