Cadence設計系統公司宣布，Cadence® SiP（系統級封裝）技術現已同最新版的Cadence Virtuoso® 定制設計及Cadence Encounter®數字IC設計平臺集成，帶來了顯著的全新設計能力和生產力的提升。通過與Cadence其它平臺產品的整合，包括Cadence RF SiP Methodology Kit在內，Cadence提供了領先的SiP設計技術。該項新的Cadence SiP技術提供了一個針對自動化、集成、可靠性及可重復性進行過程優化的專家級設計流程。通過該先進的SiP技術，Cadence能幫助設計師將不同IC和封裝裝配技術聚合至高度集成的產品。這使得設計師能夠在保持低成本的同時，滿足對小型、高性能產品日益增長的需求。

　　“作為Virtuoso和SiP的用戶，擁有最佳集成的整體解決方案和流程是非常重要的。”意法半導體蜂窩通信部門工程技術總監Christian Caillon表示。“這項最新的SiP技術提供了我們所需要的全新水平的集成和設計生產力，幫助我們向客戶提供領先的多芯片封裝解決方案。”

　　為實現設計生產力和設計質量的提升，當今的IDM和無晶圓芯片公司需要IC設計環境與其SiP實現技術之間的無縫集成。因此，Cadence的SiP技術得到加強，最大限度地提高了生產力和質量。目前，它支持新的基于OpenAccess的Virtuoso平臺，以實現RF模塊設計和基于電路仿真的流程。它將全新的版圖后寄生參數提取和反標流程納入自動維護的電路仿真測試臺。經改進的RF流程使設計師在設計SiP RF和模擬模塊時，能從新的Virtuoso平臺受益。Virtuoso平臺的益處包括了它的多模式IC仿真功能。

　　“最新版的SiP技術及它與最新Cadence Virtuoso與Encounter平臺的集成，為SiP設計團隊帶來了全新水平的設計師生產力和能力。”Cadence產品營銷全球副總裁Charlie Giorgetti表示。“此項Virtuoso技術同RF SiP流程的集成，使得設計師在進行不同系統級別的多芯片設計時，可以使用多模式仿真，包括SiP、布線前及布線后寄生參數提取、以及向自動維護的電路仿真測試臺中加入的反標。”

　　新的SiP數字流程包含了邏輯協同設計連接和創作支持，作為System Connectivity Manager的一個部分。這使得前端設計師從諸如管腳交換聯結等純粹物理性的更改中獨立出來。增強的數字SiP與Cadence SoC Encounter™從 RTL到GDSII 系統相集成，提供了改進的輸入/輸出規劃，和常用于金屬鍵合IC的錯列焊墊和射線金屬鍵合焊墊的間隔支持。該版本為RF和數字流程所作的其他改進包括：快速金屬鍵合padring評估自動鍵合、對象-行為及行為-對象利用模型、針對無參考面設計而改進的SI模型抽取精確性、3D裸片堆棧對象交換、擴展的制造性簽收規則、及針對制造精確金屬鍵合輪廓和寄生模型的性能。