Synopsys發布了最新版 DESIGN Compiler 綜合解決方案—— Design Compiler 2007。新版本擴展了拓撲技術，以加速采用先進低功耗和測試技術的設計收斂，幫助設計人員提高生產效率和 IC 性能。

拓撲技術可幫助設計人員正確評估芯片在綜合過程中的功耗，在設計早期解決所有功耗問題。此外，還支持 Design Compiler 2007 中新的測試壓縮技術，在實現高質量測試的同時，減少測試時間和測試數據量超過 100 倍，并減少后續物理實現階段由于測試電路帶來的可能的布線擁塞。

Hisilicon 設計經理黃濤表示：“采用拓撲技術，綜合階段的性能預測與物理實現結果的一致性保持在 5%的偏差范圍以內。Design Compiler 2007 能夠在實現通訊設計的高要求性能目標的同時，平均節省 5% 芯片面積。與布局的緊密相關確保了卓越的性能，這正是設計者快速將有競爭力的產品推向市場所必需的。”

拓撲技術使綜合的實現結果和物理實現的結果具有緊密的一致性，這避免了在實現設計收斂過程中的在 RTL 綜合和物理布局之間的耗時反復。Design C  
ompiler 與 Galaxy? 設計平臺物理設計解決方案共享技術和架構，可以實現 RTL 到 GDSII 過程的一致和高度可預測性。

Cypress 數據通信部設計總監 Don Smith 表示：“Cypress 曾經遇到過相互沖突的測試目標，當時我們需要實現高測試覆蓋率，而我們的測試設備相對落后，而且只有極少可用引腳和有限的存儲器。我們評估了 Synopsys 的自適應掃描測試壓縮技術，并在不到一天的時間里就部署到了我們的流程中。根據得到的結果，我們確信能夠利用現有測試設備架構，提供最高質量的產品。”

Design Compiler 2007 采用了多項創新綜合技術，如自適應retiming和功耗驅動門控時鐘，性能較以前版本平均提高 8%，面積減少 4%，功耗降低 5%。此外，Synopsys Formality? 等效檢測解決方案得到了增強，能夠獨立、徹底地驗證這些技術，因此設計者無需舍去驗證就可以實現更高的性能。