NI矢量信號收發器的FPGA編程
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圖 7. RF輸入回路以可配置I/Q速率生成已校準數據，并將其寫入DRAM。
RF輸出循環類似于RF輸入循環，但是操作順序相反。來自DRAM的數據進行內插、定標、頻移、相位校準、內插、校準，然后通過數模轉換器（DAC）生成。另外還有觸發和同步所用信號。
圖 8. RF輸出循環檢索來自DRAM的數據然后生成數據
過程子VI包含有循環和狀態機，實現了多數據記錄采集和DRAM控制器對波形的排序。這些子VI包含了大量代碼，滿足了大帶寬和低滯后性能 要求，確保這些子VI能夠在全速率ADC數據轉換下溢出，以及產生全速率DAC數據而不發生下溢，同時仍然與主機之間進行波形數據傳輸。
讀取循環實現的功能可以存在于多記錄采集過程之內，然而為了方便起見而將其顯示出來。該循環可以再數據離開DRAM時并在被發送到主機前進 行數據處理。此路徑在它自己的回路之內，從而那些并不符合120 MHz RF輸入和輸出回路的定時要求的IP仍然可以使用。為了適應這種IP，稍微降低此回路速率并不會影響讀取性能，然而如果降得過多，則只會增加數據到達主機 所需時間。這樣即使采樣內存被填滿了，也不會丟失樣點或破壞數據。
圖 9.讀取循環提供了在已采集數據返回主機之前對其進行處理的機會。在默認情況下，讀取回路返回原始數據。
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