考慮該主I2C總線的讀寫周期的特殊性，將該I2C總線設計成如圖3所示的總體結構。主要包括控制狀態機、數據緩存器、SDA產生接收器、SCL產生器以及并-串轉換和串-并轉換。數據緩存器用來將要通過I2C總線傳輸的數據組合成所需要的格式，由于CMOS圖像傳感器的I2C總線特殊的讀寫操作格式，因此可以將需要傳輸的ID地址、subaddress和data組合在一個30位的緩存器中，它的低六位用來表示高24位的3個字節的屬性，以便正確的傳輸，通過這種數據組合，便于I2C總線傳輸和識別。串-并轉換和并-串轉換本質上是兩個移位寄存器，用來將接收到的串行數據轉變成并行數據或并行數據轉變成要發送的串行數據。

SDA產生接收器用宋生成主總線的控制命令如開始、結束和應答位等(和SCL配合工作)，隨后接收和讀取數據。SCL產生器用來產生I2C總線的時鐘信號和控制命令信號(和SDA配合工作)。控制狀態機主要負責控制整個I2C總線的流程，其狀態圖如圖4所示。主要包括以下八個狀態：IDLE(等待讀取或寫入數據)、LOAD(加載需要傳輸的數據)、START(發送開始信號)、WRRD(I2C總線處于讀取或寫入數據狀態)、DECIDE(判決當前狀態是讀取數據還是寫入數據)、WR_ACK(寫應答)、RD_ACK(讀應答)、STOP(發送結束信號)。例如給CMOS圖像傳感器的一個寄存器寫一個字節的數據，需要經歷以下狀態：IDLE→LOAD→START→WRRD→WR_ACK→WRRD→WR_ACK→WRRD→WR_ACK→STOP→IDLE;一個字節的寫操作的ActiveHDL的仿真時序如圖5所示。

3.3可編程降采樣模塊

可編程降采樣模塊是通過MCU給內部的降采樣寄存器寫入需要的降采樣參數來實現可編程的，接口內一共有6個降采樣參數寄存器：總行數寄存器(hrefprecnt)、總列數寄存器(pixprecnt)、行丟寄存器(hrefdropcnt)、列丟寄存器(pixdropcnt)、行降采樣寄存器(vdscnt)、列降采樣寄存器(hdscnt)，各個寄存器參數所表示的意義如圖6所示。操作過程如下：先跳過列丟寄存器值和行丟寄存器值數目的列和行，接下來保留總列數寄存器值和總行數寄存器值數目的列和行，在這些保留的行和列當中用列降采樣寄存器和行降采樣寄存器的值進行降采樣：行降采樣寄存器和列降采樣寄存器分為兩部分：保留和丟棄，保留和丟棄的像素和行的數目均為偶數且為連續的像素，從而保證降采樣后輸出的像素滿足RGRG…RG或GBGB…GB的Bayer格式。通過這樣幾個降采樣寄存器可以很方便實現的各種分辨率的降采樣，能夠輸出任意4的倍數的分辨率的圖像，因而可以很方便的支持多種規格的LCD顯示器。

4電路的FPGA驗證

在經過上述頂層設計和各個子模塊的設計后，用Verilog語言[5]來實現，并用ActiveHDL來進行RTL級仿真，并對電路進行了FPGA驗證，使用的芯片是Xilinx公司的SPARTANIIXC2S200PQ208，系統時鐘為54MHz，FPGA綜合的結果顯示需要FPGA芯片的11％的SLICEs，22％的IOBs和25％的GCLKIOBs。整個測試流程由MCU控制，在拍照模式下，CMOS圖像傳感器的數據流經CMOS接口采樣存儲在SDRAM中，再由EPP接口上傳至PC上：在取景模式下，則有LCD顯示器實時顯示。該接口電路在各種工作模式下功能驗證正確。

FPGA驗證通過后，作為數碼相機專用集成電路芯片的一部分采用上華0．6μm工藝庫進行了ASIC的后端自動綜合，包括用DesignCompiler(Synopsys公司)進行邏輯綜合、PrimeTime(Synopsys公司)做版圖前驗證、SiliconEnsemble(Cadence公司)做自動布局布線、Virtuoso(Cadence公司)做DRC和LVS，最后得到的版圖面積約為3.7mm×3.7mm，綜合頻率為25MHz，在5V供電下，功耗約為150mW。

5結論

CMOS圖像傳感器接口電路的設計模塊可以分為寄存器文件、主12C總線接口和可編程降采樣模塊3部分，經過電路的頂層設計和各個子模塊的功能設計，進行了Verilog語言代碼實現，用ActiveHDL進行了RTL級仿真，并進行了FPGA驗證，功能設汁正確，并打算作為數碼相機專用集成電路芯片的一部分到工藝廠流片。