2.2 圖像增強算法的FPGA實現

　　利用現場可編程門陣列(FPGA)的并行、實時處理的特性，實現圖像增強的片上集成系統(SoC)。系統將圖2 中的r1 ，r2 ，s1 和s2 設計成接口參數，用戶通過主控計算機的應用程序可以反復配置參數，直到得到預期的結果為止。

　　2.2.1 FPGA算法的VHDL實現

　　為了方便闡述，把整個FPGA 實現圖像增強算法，分為幾個階段。首先，PC 機通過應用程序送r1 ，r2 ，s1和s2 。而后，由驅動程序中的定點化程序將系數進行定點化，后通過PCI9054把式(2)中k1 ，k2 ，k3 ，r1 ，r2 ，s1 ，s2 和移位參數bit1 ，bit2 ，bit3 送到FPGA的內部寄存器中。這樣，FPGA中嵌入的圖像增強算法模塊就能從SDRAM 中取出原始圖像數據進行增強，并把經處理后的圖像數據存回SDRAM中。圖像增強模塊首先取回數據，對取回的數據進行判斷，把圖像數據分為3個區間。并做相應的減法。結果跟定點后的系數進行定點乘法，之后將結果數據進行移位操作，然后通過累加輸出結果。常用的并行處理有兩種最基本的連接模式：流水線連接和并行陣列連接。針對該算法，采用流水線連接方式進行。在流水線結構中，一個大任務被分解成復雜性大致相同的小任務，各小任務在流水線上同時執行，整個任務的速度取決于執行時間最長的子任務的執行時間。在本論文設計中把增強算法模塊化分成判斷模塊，減法模塊，乘法模塊，移位模塊和累加模塊，并將其進行流水連接。算法邏輯框圖如圖3所示。

　　Cyclone器件中的M4K 塊支持軟乘法器，在設計中采用ALTERA的IP實現。乘法器的IP核如圖4所示。

　　2.2.2 FPGA算法調試結果分析

　　通過SignalTap抓取圖像值為0×08的圖像增強算法的調試結果見圖5.系數k1 為1，bit1 為4時，圖像經算法后的像素值image_data_out為1，符合算法結果正確。

　　3 結論

　　本文設計開發了一款以FPGA 為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA 為邏輯和算法實現的核心器件，不僅實現了傳統意義上的圖像采集，而且實現了CCD 相機控制和激光器同步曝光功能，打破了以往單純靠增加硬件設備實現同步控制的方法，簡化了系統硬件結構并節約系統成本。此外，在系統中嵌入了圖像增強算法和采用PCI接口與計算機連接滿足了高速采集的要求。根據所選芯片的自身特點，設計了相關的圖像增強算法。用VHDL和原理圖結合的方法對FPGA 進行編程，實現了圖像采集系統的各個功能模塊。在FPGA內嵌入了圖像增強集成系統，用硬件并行處理實現，經仿真該法效果很好。