1 引言

在A／D轉換器中，比較器重要性能指標是工作速度、精度、功耗、輸入失調電壓、正反饋時產生的回程噪聲等，這些指標影響和制約著整個A／D轉換器的性能。高速比較器速度較快，一般采用鎖存器(Latch)結構，但是失調和回程噪聲較大，精度在8位以下，用于閃爍(Flash)、流水線(Pipeline)型等高速A/D轉換器。高精度比較器可分辨小電壓，但速度相對較慢，一般采用多級結構，且較高的精度決定失調校準的必要性。這里設計的比較器是用于輸入范圍2．5 V、速度1 MS／s、精度12位的逐次逼近型A／D轉換器，為了滿足A／D轉換器的性能指標，則需采用中速高精度的比較器。

2 比較器的設計

由于該比較器用于輸入電壓2．5 V、速度1 MS／s、精度12位的逐次逼近型A／D轉換器，因此比較器的精度至少應達到1／2 LSB，即0．3 mV的電壓，速度高于12 MHz，并且需要考慮一定的設計余量，所以暫定指標為精度O．2 mV、速度20 MHz。該中速高精度的比較器通常采用多級結構實現。在利用鎖存器速度高、功耗小等優點的基礎上，采用3級前置放大器組成的預放大級提高精度；采用輸入失調儲存與輸出失調儲存技術相結合的辦法降低甚至抵消失調的影響；采用共源共柵、源隨器結構的前置放大器和鎖存器的時鐘控制來抑制回程噪聲的影響；采用數字觸發電路獲得高性能的數字輸出信號。需要注意的是必須準確處理好比較器的各個工作階段，使其各部分協調工作，降低相互之間的干擾，以達到最優的性能。

2．1 總體結構與失調校準技術

圖1為比較器電路的總體結構框圖。采用3級電容耦合的前置放大器加鎖存比較器的結構，其中耦合電容可用于失調儲存，開關用于控制比較器工作。

暫不考慮鎖存比較器的時鐘控制以及整個電路的復位工作，該比較器工作大致分為2階段：首先是失調校準階段，S1斷開，S2閉合，使預放級1的正負輸入端連接在中間電壓Vcm上，同時，S3～S6閉合，這樣預放級1的輸出失調電壓就存儲在C1、C2上，預放級2和預放級3的輸入失調電壓則分別存儲于C1、 C2和C3、C4；然后是比較階段，S1閉合，S2～S6斷開，比較器開始比較Vcm和Vin，由于預放級1～3的失調電壓絕大部分存儲在電容C1～C4 上，因此失調電壓相互抵消，同時由于3級前置放大器增益的存在，鎖存比較器失調電壓的影響也減小相應倍數。

假設預放級1～3和鎖存比較器的失調電壓分別是Vos1、Vos2、Vos3、VosL，預放級1～3的增益分別為A1、A2、A3，開關S3、S4和 S5、S6注入到電容上的電荷失配量分別為△Q3,4、△Q5,6電容C1～C4的電容量都為C，則使用失調校準技術后，比較器的殘余輸入失調將為：





從式(1)看出，要達到0．2 mV的分辨率，還應根據鎖存器的失調電壓確定前置放大器的增益。由于鎖存器的失調電壓通常不會超過100 mV，因此總增益可確定為500。然后再來考慮增益分配問題。預放級1需要將0．2 mV的小信號輸入迅速放大，所以預放級1的帶寬要大。在一定增益帶寬積的前提下。意味著增益要小，同時預放級1采用輸出失調存儲的失調校準技術，也要求預放級1增益要小，以避免因放大后的輸入失調在電容C1、C2上飽和而達不到消除失調的效果。同時，預放級2、3采用輸出失調存儲的失調校準技術，輸入的信號幅度也較大，因此可采用較大的增益。最終確定預放級1的增益約為5，預放級2、3的增益約為10。

2．2 比較器第一級的結構

由于第一級前置放大器需將0．2 mV的小信號輸入迅速放大，同時采用輸出失調存儲的失調校準技術，這就要求它具有高帶寬和低增益特點。因此，預放級1可以采用二極管連接成PMOS作負載的差分運放結構，同時考慮本級也是整個高精度模擬電壓比較器的輸入極，它的噪聲性能也對比較器的精度有影響，因此輸入則采用共源共柵(Cascode)的結構，這可將回程噪聲減小gm3,4/gm5,6倍，這在比較器一端固定電位，另一端作輸入應用的情況下尤其重要，最后再加入一個源隨器作為輸出級，既可調節后級放大器的輸入直流電平達到最佳值，又可起到隔離的效果改善噪聲性能。預放級1的電路如圖2所示(后接的源隨器未畫出)。

假設電路是完全對稱的結構，則整個電路的增益A1約為：






該值一般都在10以下，考慮到帶寬要求和電容上失調電壓飽和的問題，最終確定其取值約為5。同時，在輸出端Out+與Out-之間加入復位開關，在每個比較周期的最初，由復位信號控制開關閉合。將預放級1復位，加快比較速度。

2．3 比較器第二、三級的結構

預放級2與預放級3采用相同的電路結構，為了增加放大器的增益，它在預放級1的電路基礎上加入了2個交叉的PMOS管VM7、VM8，在電路中引人了弱正反饋機制，但縮減了帶寬。由于預放級2的輸入信號比預放級3小。設計時也可適當增大預放級2的電流，有助于提高比較速度。其電路如圖3所示(后接的源隨器未畫出)。

同樣假設電路是完全對稱的，則通過弱反饋補償后，電路的增益約為：






需要注意的是，遲滯比較器也是采用如圖3所示的電路結構，所不同的是遲滯比較器使用了強正反饋機制。兩者的區別就在于交叉的PMOS管VM7、VM8引入的電流相對于PMOS管VM5、VM6的電流的大小不同。當PMOS管VM7、VM8的電流大于PMOS管VM5、VM6的電流時，整個電路呈正反饋狀態；反之，電路中的正反饋不足以抵消負反饋，整個電路呈負反饋狀態。由于電路在大信號分析中PMOS管VM5～VM8的過載電壓是相同的，因此它們的電流和寬長比成正比，故VM5的寬長比一定要大于VM7的寬長比才能實現弱正反饋。

2．4 鎖存比較器與數字觸發電路

鎖存器實際上就是2個反相器首尾互連，由于利用反相器的正反饋的機制，輸出信號與時間呈正指數關系變化，因此可將輸入的小信號差量迅速放大到數字可識別的電平。同時，鎖存器具有低功耗特點，因為它在一段時間內是不工作的，此時干路的開關被切斷，因此無電流，功耗降低。然而，正是由于這樣的工作特點。使鎖存器工作時的輸出狀態并未持續一個時鐘周期，為了串行數字輸出正確以及給D／A轉換器提供正確的置位信號，再生放大器后面應加適當的觸發電路，以便在再生放大器工作期間正確輸出持續時間為一個周期的比較結果。因此，設計出如圖4所示的電路。

當φ為低電平時，輸入信號In+和In-與鎖存器接通，而鎖存器與電源、地相連的開關均斷開，鎖存器處于感應輸入信號階段；同時，在數字觸發電路中，高電平φ/使得開關管VMN7、VMN8導通接地，此時，低電平φ//分別通過VMP4、VMN4組成的反向器和VMP6、VMN6組成的反向器分別到達2個與非門的輸入端并將其值置為高電平1，使得后級的數字RS觸發器呈保持狀態，持續保持輸出不變。

當φ為高電平時，輸入信號In+和In-與鎖存器斷開，而鎖存器與電源、地相連的開關接通，鎖存器處于正反饋工作段，輸出信號Out+、Out-與時間呈正指數關系變化，使輸出迅速達到電源電壓或低電平，直接滿足數字輸出要求；同時，在數字觸發電路中，低電平φ/使得開關管VMN7、VMN8關斷，高電平 φ//別使VMP4、VMP6關斷和VMN4、VMN6導通，因此，此時2個與非門的輸入端便分別成為了由VMP3、VMN3組成的反向器和VMP5、 VMN5組成的反向器的輸出端，其取值直接由反向器的輸入Out+、Out-決定．使得后級的數字RS觸發器根據輸入的變化而變化，得到正確輸出。

3 比較器的工作時序與仿真

考慮到要最大限度降低鎖存器和數字觸發電路部分對前面的模擬電路部分產生的干擾，以及使比較器在每個比較周期完成后迅速復位，必須使用復位控制。該比較器工作過程依次分為失調校準和比較兩個階段。比較階段由數個比較周期組成，在每個比較周期開始時(除了失調校準結束后的第一個比較周期)，預放級1～3和鎖存器在復位信號rst的作用下進行復位操作；在每個比較周期結束時，鎖存器在鎖存信號西作用下鎖存放大信號。

仿真中使用Hspice進行瞬態仿真驗證，為了降低比較器功耗和干擾，設定鎖存信號φ的有效信號占空比為1：8，要達到20 MHz的速度，則鎖存信號的周期應為50 ns。為此。設定Vcm=1．2 V，而Vin每50 ns變化一次，從0 ns到250 ns分別為1．2 V，1．200 2 V，1．199 8 V，2 V，1．199 8 V，其中，0～50 ns期間，比較器處于失調校準階段，之后每個比較周期為50 ns。

當預放級1～3無輸入失調，存在20 mV輸入失調時，比較器的仿真結果分別如圖5和圖6所示，其中西為鎖存信號，rst為復位信號，Out為比較器輸出，Vo3+、Vo3-為預放級3的輸出信號。由仿真結果知，比較器在上述的Vcm和Vin的輸入下，能夠在20 MHz的輸人信號頻率下準確輸出結果。因此，該比較器既能夠準確的識別0．2 mV的小信號，也能在0．8 V的大信號輸入下具有很強恢復能力。而當預放級1～3都有20 mV輸入失調時，從圖5看出，預放級3的輸出會在復位信號后產生波動，但由于使用了恰當的失調校準技術，波動后的信號依然能夠快速復位，比較器依然能夠準確有效地辨別電壓。也就是說，20 mV輸入失調并沒有淹沒小至0．2 mV的小信號輸入差值，失調校準技術取得預期效果。

4 結束語

在傳統的多級結構的基礎上，實現中速高精度模擬電壓比較器。通過仿真，比較器達到各項預定指標，在20 mV輸入失調下精度達到0．2 mV，速度20 MHz，功耗約1 mW。