在量化過程中，對于給定的量化參數QP， MF只有三種取值，因此乘法實現可以采用無符號數乘法運算，乘法結構則采用16×14位加法樹乘法器。這樣，在提高運算速度的同時節約了芯片面積。

　　(3)對于f的計算，在不影響運算精度的情況下本文采用近似處理。為了避免除法運算，將f的計算式變形，即：

　　f=2q/3=(215/3)×2m≈[(215+1)/3]×2m≈10923×2m

　　式中， m取值為0～8，具體由相應的QP給出。由于f在完成加法運算后其結果還需左移q位，所以計算精度不會受影響。這樣，對f的計算只需進行移位操作。

　　3 4×4整數變換量化核硬件實現

　　基于上述算法原理及其設計，本文首先對4×4整數變換量化模塊進行C語言編程，驗證了該模塊所采用算法的正確性。然后采用Verilog HDL語言描述4×4整數變換和量化核(幀內模式)的硬件功能，并通過仿真軟件Modelsim SE 5.7進行功能仿真，驗證了該模塊輸出結果與設計要求相一致。最后采用Synplify Pro7.3綜合工具，并以Altera公司的Stratix系列FPGA作為主要目標適配器件進行綜合。

　　4×4整數變換量化核的二大子模塊的綜合結果如表3所示，表中同時給出經本文優化設計前后的綜合結果作為對比。可見，經本文采用的三種優化設計處理后，在硬件開銷改變不大情況下，變換子模塊的最高工作頻率達到59.4MHz，是未優化前的1.73倍，而量化子模塊的最高工作頻率達到55.8MHz，是未優化前的1.82 倍。4×4整數變換量化核的最高工作頻率取各子模塊的最低頻率，這樣其優化后的最高工作頻率是55.8MHz，相比優化前的30.7MHz提高了82%。

　　本文對H.264/AVC協議中的4×4整數變換量化核從算法原理到硬件實現進行了分析和設計。采用自頂向下的Verilog HDL設計流程,實現了4×4整數變換量化核硬件功能的優化設計，模塊的最高工作頻率提高了82%，為H.264/AVC視頻編碼標準的硬件實現提供了參考。