以前的數字邏輯電路及系統的規模的比較小而且簡單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內部結構和外部引線特點，才能達到設計要求，這個工作量和設計周期都不是我們能想象的。現在設計要求的時間和周期都很短，用原理圖這個方法顯然就不符合實際了。

Verilog 設計法與傳統的電路原理圖輸入法的比較：一個是設計周期明顯變短，另外硬件描述語言和工藝是無關的，這個就大大減小了工作量。和硬件相關的一些約束、對芯片的一些要求都可以交給 EDA 工具去做，大大的加快了設計速度，減少了工程師的工作量。

軟核、固核和硬核。

軟核（ Soft Core ）是指功能經過驗證的、可綜合的、實現后電路結構總門數在 5000 門以上的 Verilog HDL 模型。

固核（ Firm Core ）是指在某一種現場可編程門陣列（ FPGA ）器件上實現的，經驗證是正確的，且門數在 5000 門以上的電路結構編碼文件。

硬核（ Hard Core ）是指在某一種專用集成電路工藝（ ASIC ）器件上實現的，經驗證是正確的，且門數在 5000 門以上的電路結構版圖掩膜。

軟核具有最大的靈活性，可以借助 EDA 工具與其他的設計結合起來作為一體，固核和硬核相對而言靈活性就要差很多了，所以我們需要著重發展軟核的設計和推廣軟核的重用技術。另外，用軟核構成的器件稱為虛擬儀器，國際上專門一個組織叫 “ 虛擬接口聯盟 ” （ Virtual Socket Interface Alliance ）來協調軟核以及虛擬儀器的重復利用方面的工作。