基于CPCI和光纖接口的數據采集卡設計與實現
加入技術交流群
2．4 SRAM讀寫設計
RAM有多種寫的模式，可以按位擦寫也可以按區(qū)塊擦寫。本系統選用相對簡單快速的連續(xù)寫的模式，此種模式需要一開始就向RAM依次寫入控制字，然后每個時鐘信號寫入一個字。讀操作只要各控制線置位正確讀取相應地址位的數據，不需輸入控制序列脈沖通過CE的變化來判斷讀。
RAM的讀操作時序如圖4所示。本文引用地址：http://www.j9360.com/article/193717.htm
2．5 FPGA控制程序的設計
如前面所述，FPGA主要完成時序協調和傳輸控制以及數據流的串／并轉換和緩存，如圖5所示。
FPGA選用Altera公司的StratixⅡGX系列，內部帶有高速收發(fā)通道，可支持高速串行數據的傳輸；有多達20個嵌入3．125 Gb／s收發(fā)器和45個差分I／O，適合于高吞吐量的數據通道，包括高速背板和芯片間通信。該系列器件的嵌入收發(fā)器模塊采用通用技術和一些需要時鐘數據恢復(CDR)技術的新興接口之間接收和發(fā)送數據。每個收發(fā)器模塊具有四個全雙工通道串行編碼和同步數據，在外部環(huán)境和StratixⅡGX器件
通道之間傳送。StratixⅡGX器件支持多種協議，包括10 Gb以太網XAUI，InfiniBand和SONET／SDH。同時內置高速DSP模塊，可實現快速的乘法操作及FIR濾波器等功能，便于進行數據的快速處理。
根據系統主要的功能，FPGA控制程序主要包括時鐘模塊、數據處理模塊、RAM讀寫控制模塊、CPCI總線控制模塊、光纖接口模塊和其他接口控制等。
時鐘模塊主要將輸入的時鐘信號進行整形，并利用FPGA內部的PLL，配置全局和局部時鐘，為各個模塊提供所需的時鐘信號。StratixⅡ GX FPGA系列具有8個鎖相環(huán)(PLL)和16個全局時鐘網絡，提供含有多級時鐘結構的完整時鐘管理解決方案。在本設計中，使用了Quartus軟件中內置的PLL模塊，以簡化設計。圖6為PLL模塊部分。
數據處理模塊將各部分送來的數據進行相應的處理操作，包括指令譯碼、數據格式轉換等，是整個控制程序的核心。
RAM讀寫模塊負責數據的存儲，根據數據處理模塊的命令，向RAM中寫入數據或者將RAM中的數據讀出并送往其他模塊。
CPCI總線控制模塊負責FPGA和PCI9054接口芯片的通信，實現PCI本地端的時序控制，完成接收機測試數據和設置命令的傳輸等。
光纖接口模塊使用StratixⅡGX內部的嵌入式千兆位收發(fā)器功能模塊，接收光纖接口傳來的高速串行信號，同時在FPGA內部實現自定義的收發(fā)協議，完成解包頭、解波門、分IQ路等功能。程序中使用了Quartus軟件中的ALTGXB模塊，部分設計如圖7所示。
除此之外，因為保留了一部分電接口，FPGA程序還有一個接口控制模塊，以實現原有的電接口相關功能，保證數據采集卡可以和較早型號的接收機測試系統保持兼容。
評論