現在，工程師終于第一次擁有了設計和實現千兆位串行接口高速PCB系統的集成環境，可以分析和約束驅動完成跨越芯片，封裝及PCB板三個系統層面的差分信號互連。這一強大的功能帶領計算機和網絡公司走上設計一次成功之路

其它可以提高生產效率的優點如下：
支持堆疊式芯片（stacked-die）系統封裝自動設計的新功能
統一的，自動生成，檢驗和管理新元件庫的環境
動態，實時的覆銅及編輯功能
針對信號完整性模型驗證的高級分析功能

Cadence公司負責PCD系統部門的副總裁Charlie Giorgetti說“千兆位速度的互連技術，使得系統設計者可以滿足市場上不斷增長的帶寬的需求，同時也帶來了PCB板以及IC封裝設計上的革命，工程師們正面臨著前所未有的信號完整性，時序以及布線的問題，迫使他們關注不同的設計領域，從IC封裝到PCB板級去考慮,從I/O單元到I/O單元之間的高速信號互連。”

設計千兆位的串行接口
千兆位串行接口設計成功的關鍵是在整個設計流程中生成，約束，分析和管理差分信號。Allegro布局布線工具和SpecctraQuest信號完整性分析工具提供了在統一的約束管理系統中定義一組完善的設計規則并以此去驅動布局布線的功能，從而幫助設計工程師縮短設計周期，減少大量的設計重復工作，使得設計可以一次成功。

針對堆疊式片芯設計和分析的高級封裝解決方案。
越來越多的制造廠商為了減少產品的管腳數，集成不同的工藝及縮短上市時間，開始轉向system-in-package(SIP)技術，由此使得設計一體化的片芯堆疊封裝變得越來越具有吸引力。Cadence Advanced Package Designer工具提供一個新的多片芯堆疊設計和編輯環境，并且提供自動的間合線生成功能，從而加快設計的過程，幫助制造商迅速實現產品的大批量生產。

ChipPAC公司全球設計和制造部門副總裁Bret Zahn表示：“SIP技術為制造商提供了超乎想象的性能和成本的優勢，但同時，也使設計者面臨巨大的設計復雜片芯堆疊結構的挑戰，作為在堆疊式片芯封裝設計，裝配和測試市場上的領跑者，ChipPAC采用新的Cadence功能，提供性能最高，性價比最佳的封裝設計方案給我們的客戶。”

元件庫的自動生成，檢驗和管理

在當今的設計中，管腳數目巨大的元件越來越普遍，建庫員正在為手工輸入，生成和檢驗這些元件數據而煩惱，PCB Librarian Expert 15.0提供的新功能可以解決這一過程的瓶頸。在新的版本中，先進的電子元件庫開發和管理功能包括：

采用XML實現數據驅動的符號生成，管理和轉換
可以從Internet上輕松獲得的PDF和CSV格式的數據中，直接輸入管腳和封裝信息
在線的元件檢驗，支持用戶定義的公司標準
自動的庫管理進程，可以根據元件版本之間的變化，提供詳細的修訂不同之處的報告

動態，實時的覆銅功能
外層覆蓋地平面，在當今復雜的高速PCB設計中已經廣泛使用，通常可以作屏蔽，減少噪聲以及為敏感的子電路提供有針對性的供電。今天，由于復雜的制造要求，使得產生和修改這種覆銅需要浪費大量的時間，瞄準這一問題，Allegro 15.0提供了一個改進的實時覆銅方案，允許用戶在交互和自動的布線過程中，動態地拉變，修補覆銅，通過減少修改覆銅的重復次數，縮短設計時間。最重要的事，新的功能允許在任何時候對覆銅進行修改，不需要任何重新生成或后處理，因而也大大簡化了工程轉換的過程。

模型完整性設計環境

SpecctraQuest SI Expert解決方案提供了一個新的SPICE到IBIS轉換的模型完整性設計模塊，可以幫助用戶迅速地由SPICE模型生成IBIS模型。根據SPICE仿真計算的結果以及IBIS及緩沖器的可選項文件，用戶可以很快地產生一個高質量的IBIC模型。模型完整性設計工具可以從SPICE的輸入文件中，找到電流-電壓（I-V）和電壓-時間（V-T）曲線中的典型值，最大值和最小值等極端情況。由于SPICE分析輸出的數據點數可能會遠遠大于IBIC模型中所允許的最大點數，模型完整性設計工具中SPICE到IBIS的轉換模塊采用了一種智能化的并且經過驗證的最好的曲線擬合算法，確保生成精確的IBIS模型。