3 實驗結(jié)果及分析
對所實現(xiàn)的MQ編碼模塊用Verilog HDL硬件描述語言進(jìn)行RTL級描述，在Xilinx ISE 7．1和：Model-sim 6．1平臺下進(jìn)行功能驗證和時序仿真。按字節(jié)輸入測試碼流：00 02 00 51 00 00 00 C0 03 52 87 2A AAAA AA AA 82 C0 20 00 FC D7 9E F6 BF 7F ED 90 4F46 A3 BF，得到結(jié)果碼流為：84 C7 3B FC E1 A1 43 0402 20 00 00 41 0D BB 86 F4 31 7F FF 88 FF 37 47 1ADB 6A DF FF AC。得到的結(jié)果與理論結(jié)果一致，仿真波形如圖4所示。

圖4中D為輸入的測試碼流，CDH為輸出碼流。該設(shè)計在Xilinx的XA2C32A-6VP44器件上進(jìn)行驗證，結(jié)果表明，最高工作頻率可達(dá)95．47 MHz，較大地提高了編碼速度，能夠滿足JPEG 2000對高速編碼的要求。

4 結(jié) 語
綜上所述，為了滿足現(xiàn)在對JPEG 2000高速編碼的需求。在對MQ編碼器的流程及相關(guān)算法進(jìn)行分析后，利用現(xiàn)有FPGA的優(yōu)勢，在采用三級流水線結(jié)構(gòu)的同時，對編碼進(jìn)行了優(yōu)化；經(jīng) Xilinx的FPGA器件實現(xiàn)，不僅驗證了該設(shè)計在功能上的正確性，同時表明在編碼速度上得到了很大的提高，且最高工作頻率可達(dá)95．47 MHz。